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参数资料
| 型号： | ADSP-21261SKBCZ150 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 21/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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Rev. 0
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March 2006
ADSP-21261
Table 22. 16-Bit Memory Write Cycle
Parameter
Min
Max
Unit
Switching Characteristics
tALEW
ALE Pulse Width
2 × tCCLK – 2
ns
tALERW
ALE Deasserted to Read/Write Asserted
1 × tCCLK – 0.5
ns
tADAS
Address/Data 15–0 Setup Before ALE Deasserted1
2.5 × tCCLK – 2.0
ns
tADAH
Address/Data15–0 Hold After ALE Deasserted1
0.5 × tCCLK – 0.8
ns
tWW
WR Pulse Width
D – 2
ns
tALEH
ALE Deasserted
1 to Address/Data15–0 in High Z
0.5 × tCCLK – 0.8
0.5tCCLK + 2.0
ns
tDWS
Address/Data15–0 Setup Before WR High
D
ns
tDWH
Address/Data15–0 Hold After WR High
0.5 × tCCLK – 1.5 + H
ns
D = (data cycle duration) × t
CCLK
H = t
CCLK (if a hold cycle is specified, else H = 0)
1 On reset, ALE is an active high cycle. However, it can be reconfigured by software to be active low.
Figure 20. 16-Bit Memory Write Cycle
VALID ADDRESS
VALID DATA
t
ADAS
AD15–0
t
ALEW
ALE
WR
t
WW
RD
t
ADAH
t
DWH
t
DWS
t
ALERW
t
ALEH
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| ADSP-21262 | 制造商:AD 制造商全称:Analog Devices 功能描述:SHARC Processor |
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| ADSP-21262SBBC-150 | 功能描述:IC DSP 32BIT 150MHZ 136-CSPBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:SHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
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