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参数资料
| 型号： | ADSP-21261SKBCZ150 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-21261
Rev. 0
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March 2006
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in Table 28
and Figure 24. PDAP is the parallel mode operation of
Channel 0 of the IDP. For details on the operation of the IDP,
see the IDP chapter of the ADSP-2126x Peripherals Manual.
Note that the most significant 16 bits of external PDAP data can
be provided through either the parallel port AD15–0 or the
DAI_P20–5 pins. The remaining four bits can only be sourced
through DAI_P4–1. The timing below is valid at the
DAI_P20–1 pins or at the AD15–0 pins.
Table 28. Parallel Data Acquisition Port (PDAP)
Parameter
Min
Max
Unit
Timing Requirements
tSPCLKEN
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
1
2.5
ns
tHPCLKEN
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
1
2.5
ns
tPDSD
PDAP_DAT Setup Before SCLK PDAP_CLK Sample Edge1
2.5
ns
tPDHD
PDAP_DAT Hold After SCLK PDAP_CLK Sample Edge1
2.5
ns
tPDCLKW
Clock Width
7
ns
tPDCLK
Clock Period
20
ns
Switching Characteristics
tPDHLDD
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
2 × tCCLK
ns
tPDSTRB
PDAP Strobe Pulse Width
1 × tCCLK – 1
ns
1 Source pins of DATA are ADDR7–0, DATA7–0, or DAI pins. Source pins for SCLK and FS are: 1) DAI pins, 2) CLKIN through PCG, or 3) DAI pins through PCG.
Figure 24. Parallel Data Acquisition Port (PDAP)
DAI_P20–1
(PDAP_CLK)
SAMPLE EDGE
tPDSD
tPDHD
tSPCLKEN
tHPCLKEN
tPDCLKW
DATA
DAI_P20–1
(PDAP_CLKEN)
tPDSTRB
tPDHLDD
DAI_P20–1
(PDAP_STROBE)
tPDCLK
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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