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参数资料
| 型号： | ADSP-21369BSWZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 29/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 208-LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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Rev. F
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October 2013
Serial Ports
To determine whether communication is possible between two
devices at clock speed n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) SCLK width.
Serial port signals SCLK, frame sync (FS), data channel A, data
channel B are routed to the DAI_P20–1 pins using the SRU.
Therefore, the timing specifications provided below are valid at
the DAI_P20–1 pins.
Table 28. Serial Ports—External Clock
400 MHz
366 MHz
350 MHz
333 MHz
266 MHz
Parameter
Min
Max
Min
Max
Min
Max
Unit
Timing Requirements
t
SFSE
1
FS Setup Before SCLK
(Externally Generated FS in Either
Transmit or Receive Mode)
2.5
ns
t
HFSE
1
FS Hold After SCLK
(Externally Generated FS in Either
Transmit or Receive Mode)
2.5
ns
t
SDRE
1
Receive Data Setup Before Receive
SCLK
1.9
2.0
2.5
ns
t
HDRE
1
Receive Data Hold After SCLK
2.5
ns
t
SCLKW
SCLK Width
(t
PCLK × 4) ÷ 2 – 0.5
(t
PCLK × 4) ÷ 2 – 0.5
(t
PCLK × 4) ÷ 2 – 0.5
ns
t
SCLK
SCLK Period
t
PCLK × 4
t
PCLK × 4
t
PCLK × 4
ns
Switching Characteristics
t
DFSE
2
FS Delay After SCLK
(Internally Generated FS in Either
Transmit or Receive Mode)
10.25
ns
t
HOFSE
2
FS Hold After SCLK
(Internally Generated FS in Either
Transmit or Receive Mode)
22
2
ns
t
DDTE
2
Transmit Data Delay After Transmit
SCLK
7.8
9.6
9.8
ns
t
HDTE
2
Transmit Data Hold After Transmit
SCLK
22
2
ns
1 Referenced to sample edge.
2 Referenced to drive edge.
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