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参数资料
| 型号： | ADSP-21369BSWZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 38/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 208-LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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Rev. F
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October 2013
Sample Rate Converter—Serial Output Port
For the serial output port, the frame-sync is an input and it
should meet setup and hold times with regard to SCLK on the
output port. The serial data output, SDATA, has a hold time
and delay specification with regard to SCLK. Note that SCLK
rising edge is the sampling edge and the falling edge is the
drive edge.
Table 36. SRC, Serial Output Port
Parameter
Min
Max
Unit
Timing Requirements
t
SRCSFS
1
FS Setup Before SCLK Rising Edge
4
ns
t
SRCHFS
1
FS Hold After SCLK Rising Edge
5.5
ns
t
SRCCLKW
Clock Width
(t
PCLK × 4) ÷ 2 – 1
ns
t
SRCCLK
Clock Period
t
PCLK × 4
ns
Switching Characteristics
t
SRCTDD
1
Transmit Data Delay After SCLK Falling Edge
9.9
ns
t
SRCTDH
1
Transmit Data Hold After SCLK Falling Edge
1
ns
1 DATA, SCLK, and FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
Figure 30. SRC Serial Output Port Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSRCCLK
tSRCCLKW
tSRCSFS
tSRCHFS
tSRCTDD
tSRCTDH
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PDF描述 |
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参数描述 |
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| ADSP-21369KSWZ-1AX | 制造商:Analog Devices 功能描述:- Trays |
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