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参数资料
型号： ADSP-21478BCPZ-1A
厂商： Analog Devices Inc
文件页数： 50/76页
文件大小： 0K
描述： IC DSP SHARK 200MHZ 88LFCSP
标准包装： 1
系列： SHARC®
类型： 浮点
接口： DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART
时钟速率： 200MHz
非易失内存： ROM（4Mb）
芯片上RAM： 3Mb
电压 - 输入/输出： 3.30V
电压 - 核心： 1.20V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 88-VFQFN 裸露焊盘，CSP
供应商设备封装： 88-LFCSP-VQ（12x12）
包装： 托盘
Rev. C
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July 2013
ADSP-21477/ADSP-21478/ADSP-21479
S/PDIF Transmitter Input Data Timing
The timing requirements for the S/PDIF transmitter are given
in Table 47. Input signals are routed to the DAI_P20–1 pins
using the SRU. Therefore, the timing specifications provided
below are valid at the DAI_P20–1 pins.
Oversampling Clock (TxCLK) Switching Characteristics
The S/PDIF transmitter requires an oversampling clock input.
This high frequency clock (TxCLK) input is divided down to
generate the internal biphase clock.
Table 47. S/PDIF Transmitter Input Data Timing
88-Lead LFCSP Package
All Other Packages
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSISFS
1
Frame Sync Setup Before Serial Clock Rising Edge
4.5
3
ns
tSIHFS
1
Frame Sync Hold After Serial Clock Rising Edge
3
ns
tSISD
1
Data Setup Before Serial Clock Rising Edge
4.5
3
ns
tSIHD
1
Data Hold After Serial Clock Rising Edge
3
ns
tSITXCLKW
Transmit Clock Width
9
ns
tSITXCLK
Transmit Clock Period
20
ns
tSISCLKW
Clock Width
36
ns
tSISCLK
Clock Period
80
ns
1 The serial clock, data, and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG’s input
can be either CLKIN or any of the DAI pins.
Figure 34. S/PDIF Transmitter Input Timing
SAMPLE EDGE
DAI_P20–1
(TxCLK)
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSITXCLKW
tSITXCLK
tSISCLKW
tSISCLK
tSISFS
tSIHFS
tSISD
tSIHD
Table 48. Oversampling Clock (TxCLK) Switching Characteristics
Parameter
Max
Unit
Frequency for TxCLK = 384 × Frame Sync
Oversampling Ratio × Frame Sync ≤ 1/tSITXCLK
MHz
Frequency for TxCLK = 256 × Frame Sync
49.2
MHz
Frame Rate (FS)
192.0
kHz
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