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参数资料
| 型号： | ADSP-21479BSWZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 32/72页 |
| 文件大小： | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（4Mb） |
| 芯片上RAM： | 5Mb |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP 裸露焊盘 |
| 供应商设备封装： | 100-LQFP-EP（14x14） |
| 包装： | 托盘 |
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Rev. A
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September 2011
Serial Ports
In slave transmitter mode and master receiver mode, the maxi-
mum serial port frequency is fPCLK/8. In master transmitter
mode and slave receiver mode, the maximum serial port clock
frequency is fPCLK/4.
To determine whether communication is possible between two
devices at clock speed, n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) SCLK width.
Serial port signals (SCLK, FS, Data Channel A, Data Channel B)
are routed to the DAI_P20–1 pins using the SRU. Therefore, the
timing specifications provided below are valid at the
DAI_P20–1 pins.
Table 33. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSE
1
Frame Sync Setup Before SCLK
(Externally Generated Frame Sync in Either Transmit or Receive Mode)
2.5
ns
tHFSE
1
Frame Sync Hold After SCLK
(Externally Generated Frame Sync in Either Transmit or Receive Mode)
2.5
ns
tSDRE
1
Receive Data Setup Before Receive SCLK
2.5
ns
tHDRE
1
Receive Data Hold After SCLK
2.5
ns
tSCLKW
SCLK Width
(tPCLK × 4) ÷ 2 – 1.5
ns
tSCLK
SCLK Period
tPCLK × 4
ns
Switching Characteristics
tDFSE
2
Frame Sync Delay After SCLK
(Internally Generated Frame Sync in Either Transmit or Receive Mode)
15
ns
tHOFSE
2
Frame Sync Hold After SCLK
(Internally Generated Frame Sync in Either Transmit or Receive Mode)
2
ns
tDDTE
2
Transmit Data Delay After Transmit SCLK
15
ns
tHDTE
2
Transmit Data Hold After Transmit SCLK
2
ns
1 Referenced to sample edge.
2 Referenced to drive edge.
Table 34. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSI
1
Frame Sync Setup Before SCLK
(Externally Generated Frame Sync in Either Transmit or Receive Mode)
10.5
ns
tHFSI
1
Frame Sync Hold After SCLK
(Externally Generated Frame Sync in Either Transmit or Receive Mode)
2.5
ns
tSDRI
1
Receive Data Setup Before SCLK
10.5
ns
tHDRI
1
Receive Data Hold After SCLK
2.5
ns
Switching Characteristics
tDFSI
2
Frame Sync Delay After SCLK (Internally Generated Frame Sync in Transmit Mode)
5
ns
tHOFSI
2
Frame Sync Hold After SCLK (Internally Generated Frame Sync in Transmit Mode)
–1.0
ns
tDFSIR
2
Frame Sync Delay After SCLK (Internally Generated Frame Sync in Receive Mode)
10.7
ns
tHOFSIR
2
Frame Sync Hold After SCLK (Internally Generated Frame Sync in Receive Mode)
–1.0
ns
tDDTI
2
Transmit Data Delay After SCLK
4
ns
tHDTI
2
Transmit Data Hold After SCLK
–1.0
ns
tSCKLIW
Transmit or Receive SCLK Width
2 × tPCLK – 1.5
2 × tPCLK + 1.5
ns
1 Referenced to the sample edge.
2 Referenced to drive edge.
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