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参数资料
| 型号： | ADSP-21479BSWZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 47/72页 |
| 文件大小： | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（4Mb） |
| 芯片上RAM： | 5Mb |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP 裸露焊盘 |
| 供应商设备封装： | 100-LQFP-EP（14x14） |
| 包装： | 托盘 |
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Rev. A
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September 2011
S/PDIF Receiver
The following section describes timing as it relates to the
S/PDIF receiver.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × FS clock.
Table 48. S/PDIF Receiver Internal Digital PLL Mode Timing
Parameter
Min
Max
Unit
Switching Characteristics
tDFSI
FS Delay After Serial Clock
5
ns
tHOFSI
FS Hold After Serial Clock
–2
ns
tDDTI
Transmit Data Delay After Serial Clock
5
ns
tHDTI
Transmit Data Hold After Serial Clock
–2
ns
tSCLKIW
1
Transmit Serial Clock Width
38.5
ns
1 Serial clock frequency is 64 × frame sync where FS = the frequency of LRCLK.
Figure 35. S/PDIF Receiver Internal Digital PLL Mode Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(DATA CHANNEL
A/B)
DRIVE EDGE
tSCLKIW
tDFSI
tHOFSI
tDDTI
tHDTI
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PDF描述 |
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参数描述 |
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| ADSP-21479KBCZ-3AX | 制造商:Analog Devices 功能描述:- Trays |
| ADSP-21479KBCZ-ENG | 制造商:Analog Devices 功能描述:SHARC PROCESSOR - Trays |
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