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参数资料
| 型号： | ADSP-21479BSWZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 38/72页 |
| 文件大小： | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（4Mb） |
| 芯片上RAM： | 5Mb |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP 裸露焊盘 |
| 供应商设备封装： | 100-LQFP-EP（14x14） |
| 包装： | 托盘 |
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Rev. A
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September 2011
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 38. IDP
signals are routed to the DAI_P20–1 pins using the SRU. There-
fore, the timing specifications provided below are valid at the
DAI_P20–1 pins.
Table 38. Input Data Port (IDP)
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
1
Frame Sync Setup Before Serial Clock Rising Edge
3.8
ns
tSIHFS
1
Frame Sync Hold After Serial Clock Rising Edge
2.5
ns
tSISD
1
Data Setup Before Serial Clock Rising Edge
2.5
ns
tSIHD
1
Data Hold After Serial Clock Rising Edge
2.5
ns
tIDPCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 1
ns
tIDPCLK
Clock Period
tPCLK × 4
ns
1 The serial clock, data and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG's
input can be either CLKIN or any of the DAI pins.
Figure 26. IDP Master Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tIPDCLK
tIPDCLKW
tSISFS
tSIHFS
tSIHD
tSISD
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PDF描述 |
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