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参数资料
| 型号： | ADSP-21992BSTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 36/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 176LQFP |
| 标准包装： | 1 |
| 系列： | ADSP-21xx |
| 类型： | 定点 |
| 接口： | SPI，SSP |
| 时钟速率： | 160MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 176-LQFP |
| 供应商设备封装： | 176-LQFP（24x24） |
| 包装： | 托盘 |
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ADSP-21992
Rev. A
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August 2007
Serial Port Timing
frame sync operations.
Table 23. Serial Port1, 2
Parameter
Min
Max
Unit
External Clock Timing Requirements
tSFSE
TFS/RFS Setup Before TCLK/RCLK3
4ns
tHFSE
TFS/RFS Hold After TCLK/RCLK3
4ns
tSDRE
Receive Data Setup Before RCLK3
1.5
ns
tHDRE
Receive Data Hold After RCLK3
4ns
tSCLKW
TCLK/RCLK Width
0.5tHCLK –1
ns
tSCLK
TCLK/RCLK Period
2tHCLK
ns
Internal Clock Timing Requirements
tSFSI
TFS Setup Before TCLK4; RFS Setup Before RCLK3
4ns
tHFSI
TFS/RFS Hold After TCLK/RCLK3
3ns
tSDRI
Receive Data Setup Before RCLK3
2ns
tHDRI
Receive Data Hold After RCLK3
5ns
External or Internal Clock Switching Characteristics
tDFSE
TFS/RFS Delay After TCLK/RCLK (Internally
Generated FS)4
14
ns
tHOFSE
TFS/RFS Hold After TCLK/RCLK (Internally
Generated FS)4
3ns
External Clock Switching Characteristics
tDDTE
Transmit Data Delay After TCLK4
13.4
ns
tHDTE
Transmit Data Hold After TCLK4
4ns
Internal Clock Switching Characteristics
tDDTI
Transmit Data Delay After TCLK4
13.4
ns
tHDTI
Transmit Data Hold After TCLK4
4ns
tSCLKIW
TCLK/RCLK Width
0.5tHCLK – 3.5
0.5tHCLK + 2.5
ns
Enable and Three-State Switching Characteristics5
tDTENE
Data Enable from External TCLK4
0
12.1
ns
tDDTTE
Data Disable from External TCLK4
13
ns
tDTENI
Data Enable from Internal TCLK4
013
ns
tDDTTI
Data Disable from External TCLK4
12
ns
External Late Frame Sync Switching Characteristics
tDDTLFSE
Data Delay from Late External TFS with MCE =1, MFD =06, 7
10.5
ns
tDTENLFSE
Data Enable from Late FS or MCE =1, MFD =06, 7
3.5
ns
1 To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay and frame
sync setup-and-hold, 2) data delay and data setup-and-hold, and 3) SCLK width.
2 Word selected timing for I2S mode is the same as TFS/RFS timing (normal framing only).
3 Referenced to sample edge.
4 Referenced to drive edge.
5 Only applies to SPORT.
6 MCE =1, TFS enable, and TFS valid follow tDDTENFS and tDDTLFSE.
7 If external RFSD/TFS setup to RCLK/TCLK > 0.5tLSCK, tDDTLSCK and tDTENLSCK apply; otherwise, tDDTLFSE and tDTENLFS apply.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| ADSP-21992YBC | 功能描述:IC DSP CTLR 16BIT 196CSPBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:ADSP-21xx 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
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