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参数资料
| 型号： | ADSP-BF531SBBCZ4RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 21/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 400MHZ 160-CSP |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（1 kB） |
| 芯片上RAM： | 52kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-LFBGA，CSPBGA |
| 供应商设备封装： | 160-CSPBGA（12x12） |
| 包装： | 标准包装 |
| 其它名称： | ADSP-BF531SBBCZ4RLDKR |
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ADSP-BF531 / ADSP-BF532 / ADSP-BF533
The following three tables describe the voltage/frequency
requirements for the processor clocks. Take care in selecting
MSEL, SSEL, and CSEL ratios so as not to exceed the maximum
specifications. Table 12 describes phase-locked loop operating
conditions.
Table 10. Core Clock (CCLK) Requirements—500 MHz, 533 MHz, and 600 MHz Models
Parameter
Internal Regulator Setting
Max
Unit
f CCLK
f CCLK
f CCLK
f CCLK
f CCLK
f CCLK
f CCLK
CCLK Frequency (V DDINT = 1.3 V Minimum) 1
CCLK Frequency (V DDINT = 1.2 V Minimum) 2
CCLK Frequency (V DDINT = 1.14 V Minimum) 3
CCLK Frequency (V DDINT = 1.045 V Minimum)
CCLK Frequency (V DDINT = 0.95 V Minimum)
CCLK Frequency (V DDINT = 0.85 V Minimum)
CCLK Frequency (V DDINT = 0.8 V Minimum)
1.30 V
1.25 V
1.20 V
1.10 V
1.00 V
0.90 V
0.85 V
600
533
500
444
400
333
250
MHz
MHz
MHz
MHz
MHz
MHz
MHz
1
2
3
Applies to 533 MHz and 600 MHz models only. See Ordering Guide on Page 63 . 533 MHz models cannot support internal regulator levels above 1.25 V.
Applies to 500 MHz, 533 MHz, and 600 MHz models. See Ordering Guide on Page 63 . 500 MHz models cannot support internal regulator levels above 1.20 V.
Table 11. Core Clock (CCLK) Requirements—400 MHz Models 1
T J = 125°C
All 2 Other T J
Parameter
Internal Regulator Setting
Max
Max
Unit
f CCLK
f CCLK
f CCLK
f CCLK
f CCLK
CCLK Frequency (V DDINT = 1.14 V Minimum)
CCLK Frequency (V DDINT = 1.045 V Minimum)
CCLK Frequency (V DDINT = 0.95 V Minimum)
CCLK Frequency (V DDINT = 0.85 V Minimum)
CCLK Frequency (V DDINT = 0.8 V Minimum)
1.20 V
1.10 V
1.00 V
0.90 V
0.85 V
400
333
295
400
364
333
280
250
MHz
MHz
MHz
MHz
MHz
1
2
Table 12. Phase-Locked Loop Operating Conditions
Parameter
Min
Max
Unit
f VCO
Voltage Controlled Oscillator (VCO) Frequency
50
Max f CCLK
MHz
Table 13. System Clock (SCLK) Requirements
V DDEXT = 1.8 V
V DDEXT = 2.5 V/3.3 V
Parameter 1
Max
Max
Unit
CSP_BGA/PBGA
f SCLK
f SCLK
CLKOUT/SCLK Frequency (V DDINT ? 1.14 V)
CLKOUT/SCLK Frequency (V DDINT ? 1.14 V)
100
100
133
100
MHz
MHz
LQFP
f SCLK
f SCLK
CLKOUT/SCLK Frequency (V DDINT ? 1.14 V)
CLKOUT/SCLK Frequency (V DDINT ? 1.14 V)
100
83
133
83
MHz
MHz
1
t SCLK (= 1/f SCLK ) must be greater than or equal to t CCLK .
Rev. I
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August 2013
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