参数资料
型号: ADSP-BF561SKBCZ-5A
厂商: Analog Devices Inc
文件页数: 34/64页
文件大小: 0K
描述: IC DSP CTLR 32BIT BKFN 256CSPBGA
产品培训模块: Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
标准包装: 1
系列: Blackfin®
类型: 定点
接口: SPI,SSP,UART
时钟速率: 533MHz
非易失内存: 外部
芯片上RAM: 328kB
电压 - 输入/输出: 2.50V,3.30V
电压 - 核心: 1.25V
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 256-BGA,CSPBGA
供应商设备封装: 256-CSPBGA(17x17)
包装: 托盘
配用: ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN
ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561
ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561
ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT
ADSP-BF561 
Table 25. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
t DTENE
t DDTTE
t DTENI
t DDTTI
Data Enable Delay from External TSCLKx 1
Data Disable Delay from External TSCLKx 1
Data Enable Delay from Internal TSCLKx 1
Data Disable Delay from Internal TSCLKx 1
0
–2.0
10.0
3.0
ns
ns
ns
ns
1
Referenced to drive edge.
Table 26. External Late Frame Sync
Parameter
Min
Max
Unit
Switching Characteristics
t DDTLFSE Data Delay from Late External TFSx or External RFSx with MCMEN = 1, MFD = 0 1, 2
t DTENLFS Data Enable from Late FS or MCMEN = 1, MFD = 0 1, 2
0
10.0
ns
ns
1
2
MCMEN = 1, TFSx enable and TFSx valid follow t DTENLFS and t DDTLFSE . 
If external RFSx/TFSx setup to RSCLKx/TSCLKx > t SCLKE /2, then t DDTTE / I and t DTENE / I apply; otherwise t DDTLFSE and t DTENLFS apply. 
E X TERNAL RECEI V E F S W ITH MCMEN = 1, M F D = 0
RSCLK x
R F S x
DRI V E
t S F SE / I
SAM P LE
t H F SE / I
DRI V E
DT x
t DDTEN F S
1 ST B IT
t HDTE / I
t DDTE / I
2 ND B IT
t DDTL F SE
LATE E X TERNAL TRANSMIT F S
TSCLK x
T F S x
DRI V E
t S F SE / I
SAM P LE
t H F SE / I
DRI V E
DT x
t DDTEN F S
1 ST B IT
t HDTE / I
t DDTE / I
2 ND B IT
t DDTL F SE
Figure 22. External Late Frame Sync
Rev. E |
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September 2009
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PDF描述
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参数描述
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