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参数资料
| 型号： | ADSP-BF561SKBCZ-5A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 36/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 32BIT BKFN 256CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 533MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA，CSPBGA |
| 供应商设备封装： | 256-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
Serial Peripheral Interface (SPI) Port—
Slave Timing
Table 28. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Timing Requirements
t SPICHS
t SPICLS
t SPICLK
t HDS
t SPITDS
t SDSCI
t SSPID
t HSPID
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
Last SCK Edge to SPISS Not Asserted
Sequential Transfer Delay
SPISS Assertion to First SCK Edge
Data Input Valid to SCK Edge (Data Input Setup)
SCK Sampling Edge to Data Input Invalid
2 ×
2 ×
4 ×
2 ×
2 ×
2 ×
1.6
1.6
t SCLK – 1.5
t SCLK – 1.5
t SCLK
t SCLK – 1.5
t SCLK – 1.5
t SCLK – 1.5
ns
ns
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DSOE
t DSDHI
t DDSPID
t HDSPID
SPISS Assertion to Data Out Active
SPISS Deassertion to Data High Impedance
SCK Edge to Data Out Valid (Data Out Delay)
SCK Edge to Data Out Invalid (Data Out Hold)
0
0
0
0
8
8
10
10
ns
ns
ns
ns
S P IDS
(IN P UT)
t S P ICHS
t S P ICLS
t S P ICLKS
t HDS
t SD PP W
S P ICLK
(C P = 0 )
(IN P UT)
t SDSCO
t S P ICLS
t S P ICHS
S P ICLK
(C P = 1 )
(IN P UT)
MISO
(OUT P UT)
CPHASE= 1
MOSI
(IN P UT)
t DSOE
t SS P IDS
t DDS P IDS
MS B
MS B V ALID
t DDS P IDS
t DDS P IDS
LS B
t SS P IDS t HS P IDS
LSB VALID
t HDS P IDS
t DSDHI
t HDS P IDS
t DSDHI
MISO
(OUT P UT)
CPHASE= 0
t DSO V
MS B
t SS P IDS
LS B
t HS P IDS
MOSI
(IN P UT)
MS B V ALID
LS B V ALID
Figure 24. Serial Peripheral Interface (SPI) Port—Slave Timing
Rev. E |
Page 36 of 64 |
September 2009
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PDF描述 |
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参数描述 |
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