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参数资料
| 型号： | ADSP-BF561SKBCZ-6A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 32/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 32B 600MHZ 256CPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.35V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA，CSPBGA |
| 供应商设备封装： | 256-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页当前第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页
ADSP-BF561
Serial Ports
through Figure 22 on Page 34 describe Serial Port operations.
Table 23. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
t SFSE
t HFSE
t SDRE
t HDRE
t SCLKW
t SCLK
t SUDTE
t SUDRE
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
TSCLKx/RSCLKx Width
TSCLKx/RSCLKx Period
Start-Up Delay From SPORT Enable To First External TFSx
Start-Up Delay From SPORT Enable To First External RFSx
3.0
3.0
3.0
3.0
4.5
15.0
4.0
4.0
ns
ns
ns
ns
ns
ns
TSCLKx
RSCLKx
Switching Characteristics
t DFSE
t HOFSE
t DDTE
t HDTE
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
0.0
0.0
10.0
10.0
ns
ns
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Table 24. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
t SFSI
t HFSI
t SDRI
t HDRI
t SCLKW
t SCLK
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
TSCLKx/RSCLKx Width
TSCLKx/RSCLKx Period
8.0
–2.0
6.0
0.0
4.5
15.0
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DFSI
t HOFSI
t DDTI
t HDTI
t SCLKIW
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
TSCLKx/RSCLKx Width
–1.0
–2.0
4.5
3.0
3.0
ns
ns
ns
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Rev. E |
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September 2009
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PDF描述 |
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参数描述 |
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