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参数资料
| 型号： | ADSP-BF561SKBCZ-6A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 40/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 32B 600MHZ 256CPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.35V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA，CSPBGA |
| 供应商设备封装： | 256-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
JTAG Test and Emulation Port Timing
Table 31. JTAG Port Timing
Parameter
Min
Max
Unit
Timing Parameters
t TCK
t STAP
t HTAP
t SSYS
t HSYS
t TRSTW
TCK Period
TDI, TMS Setup Before TCK High
TDI, TMS Hold After TCK High
System Inputs Setup Before TCK High 1
System Inputs Hold After TCK High 1
TRST Pulse Width 2 (Measured in TCK Cycles)
20
4
4
4
5
4
ns
ns
ns
ns
ns
TCK
Switching Characteristics
t DTDO
TDO Delay from TCK Low
10
ns
t DSYS
System Outputs Delay After TCK Low 3
0
12
ns
1
2
3
System Inputs= DATA31–0, ARDY, PF47–0, PPI0CLK, PPI1CLK, RSCLK0–1, RFS0–1, DR0PRI, DR0SEC, TSCLK0–1, TFS0–1, DR1PRI, DR1SEC, MOSI, MISO, SCK, RX,
RESET, NMI0, NMI1, BMODE1–0, BR, and PPIxD7–0.
50 MHz maximum
System Outputs = DATA31–0, ADDR25–2, ABE3–0, AOE, ARE, AWE, AMS3–0, SRAS, S CAS , SWE, SCKE, CLKOUT, SA10, SMS3–0, PF47–0, RSCLK0–1, RFS0–1,
TSCLK0–1, TFS0–1, DT0PRI, DT0SEC, DT1PRI, DT1SEC, MOSI, MISO, SCK, TX, BG, BGH, and PPIxD7–0.
t TCK
TCK
TMS
TDI
TDO
t DTDO
t STA P
t SS Y S
t HTA P
t HS Y S
S Y STEM
IN P UTS
t DS Y S
S Y STEM
OUT P UTS
Figure 28. JTAG Port Timing
Rev. E |
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September 2009
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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