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参数资料
型号： ADUC7027BSTZ62
厂商： Analog Devices Inc
文件页数： 15/104页
文件大小： 0K
描述： IC MCU FLASH 62K ANLG I/0 80LQFP
产品培训模块： ARM7 Applications & Tools
Intro to ARM7 Core & Microconverters
Process Control
标准包装： 1
系列： MicroConverter® ADuC7xxx
核心处理器： ARM7
芯体尺寸： 16/32-位
速度： 44MHz
连通性： EBI/EMI，I²C，SPI，UART/USART
外围设备： PLA，PWM，PSM，温度传感器，WDT
输入/输出数： 40
程序存储器容量： 64KB（32K x 16）
程序存储器类型： 闪存
RAM 容量： 2K x 32
电压 - 电源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
数据转换器： A/D 16x12b
振荡器型： 内部
工作温度： -40°C ~ 125°C
封装/外壳： 80-LQFP
包装： 托盘
ADuC7019/20/21/22/24/25/26/27/28/29
Data Sheet
Rev. F | Page 18 of 104
Table 8. SPI Slave Mode Timing (Phsae Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
t
CS
CS to SCLK edge1
(2 × tHCLK) + (2 × tUCLK)
ns
tSL
SCLK low pulse width2
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width2
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
tSFS
CS high after SCLK edge
0
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
2 tHCLK depends on the clock divider or CD bits in the POWCONMMR. tHCLK = tUCLK/2CD; see Figure 67.
04
95
5-
0
57
SCLK
(POLARITY = 0)
CS
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MISO
MSB
BITS 6 TO 1
LSB
MOSI
MSB IN
BITS 6 TO 1
LSB IN
tDHD
tDSU
tDAV
tDR
tDF
tCS
Figure 17. SPI Slave Mode Timing (Phase Mode = 1)
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PDF描述
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VE-B4R-IW-F1 CONVERTER MOD DC/DC 7.5V 100W
31-2373 CONN TNC PLUG MIL CRIMP RG142
31-2368 TNC PLUG CRIMP RG-59
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