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参数资料
| 型号： | AFS250-FPQ208 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PQFP208 |
| 封装： | 0.50 MM PITCH, PQFP-208 |
| 文件页数： | 61/318页 |
| 文件大小： | 10129K |
| 代理商： | AFS250-FPQ208 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
2- 137
Double Data Rate (DDR) Support
Fusion Pro I/Os support 350 MHz DDR inputs and outputs. In DDR mode, new data is present on
every transition of the clock signal. Clock and data lines have identical bandwidths and signal
integrity requirements, making it very efficient for implementing very high-speed systems.
DDR interfaces can be implemented using HSTL, SSTL, LVDS, and LVPECL I/O standards. In addition,
high-speed DDR interfaces can be implemented using LVDS I/O.
Input Support for DDR
The basic structure to support a DDR input is shown in Figure 2-93. Three input registers are used to
capture incoming data, which is presented to the core on each rising edge of the I/O register clock.
Each I/O tile on Fusion devices supports DDR inputs.
Output Support for DDR
The basic DDR output structure is shown in Figure 2-94 on page 2-138. New data is presented to
the output every half clock cycle. Note: DDR macros and I/O registers do not require additional
routing. The combiner automatically recognizes the DDR macro and pushes its registers to the I/O
register area at the edge of the chip. The routing delay from the I/O registers to the I/O buffers is
already taken into account in the DDR macro.
Refer to the Actel application note Using DDR for Fusion Devices for more information.
Figure 2-93 DDR Input Register Support in Fusion Devices
Input DDR
Data
CLK
CLKBUF
INBUF
Out_QF
(to core)
FF2
FF1
INBUF
CLR
DDR_IN
E
A
B
C
D
Out_QR
(to core)
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| AFS250-FPQG256ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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