参数资料
| 型号： | AGLN250V2-ZCSG81 |
| 厂商： | Microsemi SoC |
| 文件页数： | 72/150页 |
| 文件大小： | 0K |
| 描述： | IC FPGA NANO 1KB 250K 81-CSP |
| 标准包装： | 640 |
| 系列： | IGLOO nano |
| 逻辑元件/单元数： | 6144 |
| RAM 位总计： | 36864 |
| 输入/输出数： | 60 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -20°C ~ 70°C |
| 封装/外壳： | 81-WFBGA，CSBGA |
| 供应商设备封装： | 81-CSP（5x5） |
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IGLOO nano DC and Switching Characteristics
2-12
Revision 17
Power Calculation Methodology
This section describes a simplified method to estimate power consumption of an application. For more
accurate and detailed power estimations, use the SmartPower tool in Libero SoC software.
The power calculation methodology described below uses the following variables:
The number of PLLs as well as the number and the frequency of each output clock generated
The number of combinatorial and sequential cells used in the design
The internal clock frequencies
The number and the standard of I/O pins used in the design
The number of RAM blocks used in the design
Toggle rates of I/O pins as well as VersaTiles—guidelines are provided in Table 2-19 on
Enable rates of output buffers—guidelines are provided for typical applications in Table 2-20 on
Read rate and write rate to the memory—guidelines are provided for typical applications in
Table 2-20 on page 2-14. The calculation should be repeated for each clock domain defined in the
design.
Methodology
Total Power Consumption—PTOTAL
PTOTAL = PSTAT + PDYN
PSTAT is the total static power consumption.
PDYN is the total dynamic power consumption.
Total Static Power Consumption—PSTAT
PSTAT = (PDC1 or PDC2 or PDC3) + NBANKS * PDC5
NBANKS is the number of I/O banks powered in the design.
Total Dynamic Power Consumption—PDYN
PDYN = PCLOCK + PS-CELL + PC-CELL + PNET + PINPUTS + POUTPUTS + PMEMORY + PPLL
Global Clock Contribution—PCLOCK
PCLOCK = (PAC1 + NSPINE * PAC2 + NROW * PAC3 + NS-CELL* PAC4) * FCLK
NSPINE is the number of global spines used in the user design—guidelines are provided in
the "Spine Architecture" section of the IGLOO nano FPGA Fabric User's Guide.
NROW is the number of VersaTile rows used in the design—guidelines are provided in the
"Spine Architecture" section of the
FCLK is the global clock signal frequency.
NS-CELL is the number of VersaTiles used as sequential modules in the design.
PAC1, PAC2, PAC3, and PAC4 are device-dependent.
Sequential Cells Contribution—PS-CELL
PS-CELL = NS-CELL * (PAC5 + 1 / 2 * PAC6) * FCLK
NS-CELL is the number of VersaTiles used as sequential modules in the design. When a
multi-tile sequential cell is used, it should be accounted for as 1.
1 is the toggle rate of VersaTile outputs—guidelines are provided in Table 2-19 on
FCLK is the global clock signal frequency.
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