参数资料
| 型号： | APA450-FGG484A |
| 厂商： | Microsemi SoC |
| 文件页数： | 142/178页 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 450K 484-FBGA |
| 标准包装： | 40 |
| 系列： | ProASICPLUS |
| RAM 位总计： | 110592 |
| 输入/输出数： | 344 |
| 门数： | 450000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FPBGA（23x23） |
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ProASICPLUS Flash Family FPGAs
2- 56
v5.9
Synchronous SRAM Read, Pipeline Mode Outputs (Synchronous Pipelined)
Note: The plot shows the normal operation status.
Figure 2-29 Synchronous SRAM Read, Pipeline Mode Outputs (Synchronous Pipelined)
Table 2-53 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = 0°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
CCYC
Cycle time
7.5
ns
CMH
Clock high phase
3.0
ns
CML
Clock low phase
3.0
ns
OCA
New DO access from RCLKS
↑
2.0
ns
OCH
Old DO valid from RCLKS
↑
0.75
ns
RACH
RADDR hold from RCLKS
↑
0.5
ns
RACS
RADDR setup to RCLKS
↑
1.0
ns
RDCH
RDB hold from RCLKS
↑
0.5
ns
RDCS
RDB setup to RCLKS
↑
1.0
ns
RPCA
New RPE access from RCLKS
↑
4.0
ns
RPCH
Old RPE valid from RCLKS
↑
1.0
ns
RCLKS
RPE
DO
New Valid Data Out
Cycle Start
New RPE Out
RADDR
New Valid
Address
RDB, RBLKB
tRACS
tOCA
tRPCH
tOCH
tRPCA
tCML
tCMH
tCCYC
tRACH
tRDCH
tRDCS
Old Data Out
Old RPE Out
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