参数资料
| 型号： | APA450-FGG484A |
| 厂商： | Microsemi SoC |
| 文件页数： | 155/178页 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 450K 484-FBGA |
| 标准包装： | 40 |
| 系列： | ProASICPLUS |
| RAM 位总计： | 110592 |
| 输入/输出数： | 344 |
| 门数： | 450000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FPBGA（23x23） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页当前第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
ProASICPLUS Flash Family FPGAs
2- 68
v5.9
Asynchronous FIFO Write
Note: The plot shows the normal operation status.
Figure 2-41 Asynchronous FIFO Write
Table 2-64 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = –55°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
DWRH
DI hold from WB
↑
1.5
ns
DWRS
DI setup to WB
↑
0.5
ns
PARGEN is inactive
DWRS
DI setup to WB
↑
2.5
ns
PARGEN is active
EWRH, FWRH,
THWRH
Old EMPTY, FULL, EQTH, & GETH valid hold
time after WB
↑
0.5
ns
Empty/full/thresh are invalid from the end
of hold until the new access is complete
EWRA
EMPTY
↓ access from WB ↑
3.01
ns
FWRA
New FULL access from WB
↑
3.01
ns
THWRA
EQTH or GETH access from WB
↑
4.5
ns
WPDA
WPE access from DI
3.0
ns
WPE is invalid while PARGEN is active
WPDH
WPE hold from DI
1.0
ns
WRCYC
Cycle time
7.5
ns
WRRDS
RB
↑, clearing FULL, setup to
WB
↓
3.02
ns
Enabling the write operation
1.0
Inhibiting the write operation
WRH
WB high phase
3.0
ns
Inactive
WRL
WB low phase
3.0
ns
Active
Notes:
1. At fast cycles, EWRA, FWRA = MAX (7.5 ns – WRL), 3.0 ns.
2. At fast cycles, WRRDS (for enabling write) = MAX (7.5 ns – RDL), 3.0 ns.
3. After FIFO reset, WRB needs an initial falling edge prior to any write actions.
WPE
WDATA
(Full inhibits write)
WB = (WRB + WBLKB)
EMPTY
EQTH, GETH
FULL
Cycle Start
RB
tWRRDS
tDWRH
tWPDH
tWPDA
tDWRS
tEWRH, tFWRH
tEWRA, tFWRA
tTHWRH
tTHWRA
tWRH
tWRL
tWRCYC
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