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参数资料
| 型号： | AS5040 DB V2 |
| 厂商： | ams |
| 文件页数： | 8/34页 |
| 文件大小： | 0K |
| 描述： | BOARD DEMO AS5040 |
| 标准包装： | 1 |
| 传感器类型： | 磁性，旋转位置 |
| 传感范围： | 360° |
| 接口： | USB |
| 电源电压： | 5V USB 或 9V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，线缆 |
| 已用 IC / 零件： | AS5040 |
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AS5040
Data Sheet
Parameter
Symbol
Min
Typ
Max
Unit
Note
System propagation delay
incremental output
192
μs
Calculation over two samples
Sampling rate for absolute
output
Read-out frequency
f S
CLK
9.90
9.38
10.42
10.42
10.94
11.46
1
kHz
MHz
Internal sampling rate, T amb = 25°C
Internal sampling rate, T amb = -40 to
+125°C
Max. clock frequency to read out
serial data
Figure 3: Integral and Differential Non-linearity Example (exaggerated curve)
1023
α 10bit code
Actual curve
1023
2
1
TN
DNL+1LSB
Ideal curve
512
0
INL
0.35°
512
0
0 °
180°
360 °
α [degrees]
Integral Non-Linearity (INL) is the maximum deviation between actual position and indicated position.
Differential Non-Linearity (DNL) is the maximum deviation of the step length from one position to the next.
Transition Noise (TN) is the repeatability of an indicated position.
Timing Characteristics
Synchronous Serial Interface (SSI)
(operating conditions: T amb = -40 to +125°C, VDD5V = 3.0-3.6V (3V operation) VDD5V = 4.5-5.5V (5V operation) unless otherwise
noted)
Parameter
Symbol
Min
Typ
Max
Unit
Note
Data output activated
(logic high)
First data shifted to output
register
Start of data output
t DO active
t CLK FE
T CLK / 2
500
500
100
ns
ns
ns
Time between falling edge of CSn and
data output activated
Time between falling edge of CSn and
first falling edge of CLK
Rising edge of CLK shifts out one bit at a
time
Data output valid
t DO valid
357
413
ns
Time between rising edge of CLK and
data output valid
Data output tristate
Pulse width of CSn
www.austriamicrosystems.com
t DO tristate
t CSn
500
100
Revision 2.10
ns
ns
After the last bit DO changes back to
“tristate”
CSn = high; To initiate read-out of next
angular position
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