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参数资料
| 型号： | AS6C6264-55PCN |
| 厂商： | ALLIANCE MEMORY INC |
| 元件分类： | SRAM |
| 英文描述： | IC,AS6C6264-55PCN,DIP-28 LP SRAM,55NS,8K X 8,2.7-5.5V |
| 中文描述： | 8K X 8 STANDARD SRAM, 55 ns, PDIP28 |
| 封装： | 0.600 INCH, ROHS COMPLIANT, PLASTIC, DIP-28 |
| 文件页数： | 8/12页 |
| 文件大小： | 851K |
| 代理商： | AS6C6264-55PCN |
8K X 8 BIT LOW POWER CMOS SRAM
TIMING WAVEFORMS
READ CYCLE 1
(Address Controlled) (1,2)
Dout
Data Valid
tOH
tAA
Address
tRC
Previous Data Valid
READ CYCLE 2
(CE# and CE2 and OE# Controlled) (1,3,4,5)
Dout
Data Valid
tOH
OE#
High-Z
tCLZ
tOLZ
tOE
tCHZ
tOHZ
CE2
tACE
CE#
tAA
Address
tRC
Notes :
1.WE# is high for read cycle.
2.Device is continuously selected OE# = low, CE# = low., CE2 = high.
3.Address must be valid prior to or coincident with CE# = low, CE2 = high; otherwise tAA is the limiting parameter.
4.tCLZ, tOLZ, tCHZ and tOHZ are specified with CL = 5pF. Transition is measured ±500mV from steady state.
5.At any given temperature and voltage condition, tCHZ is less than tCLZ , tOHZ is less than tOLZ.
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