参数资料
| 型号： | AT89C51AC3-SLSIM |
| 厂商： | Atmel |
| 文件页数： | 60/140页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU FLASH 64K 44PLCC |
| 标准包装： | 27 |
| 系列： | 89C |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 60MHz |
| 连通性： | UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 36 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 2K x 8 |
| RAM 容量： | 2.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LCC（J 形引线） |
| 包装： | 管件 |
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dsPIC33FJXXXGPX06/X08/X10
DS70286C-page 24
2009 Microchip Technology Inc.
3.4
CPU Control Registers
CPU control registers include:
REGISTER 3-1:
SR: CPU STATUS REGISTER
R-0
R/C-0
R-0
R/C-0
R -0
R/W-0
OA
OB
SA(1)
SB(1)
OAB
SAB
DA
DC
bit 15
bit 8
R/W-0(2)
R/W-0(3)
R-0
R/W-0
IPL<2:0>(2)
RA
N
OV
Z
C
bit 7
bit 0
Legend:
C = Clear only bit
R = Readable bit
U = Unimplemented bit, read as ‘0’
S = Set only bit
W = Writable bit
-n = Value at POR
‘1’ = Bit is set
‘0’ = Bit is cleared
x = Bit is unknown
bit 15
OA: Accumulator A Overflow Status bit
1
= Accumulator A overflowed
0
= Accumulator A has not overflowed
bit 14
OB: Accumulator B Overflow Status bit
1
= Accumulator B overflowed
0
= Accumulator B has not overflowed
bit 13
SA: Accumulator A Saturation ‘Sticky’ Status bit(1)
1
= Accumulator A is saturated or has been saturated at some time
0
= Accumulator A is not saturated
bit 12
SB: Accumulator B Saturation ‘Sticky’ Status bit(1)
1
= Accumulator B is saturated or has been saturated at some time
0
= Accumulator B is not saturated
bit 11
OAB: OA || OB Combined Accumulator Overflow Status bit
1
= Accumulators A or B have overflowed
0
= Neither Accumulators A or B have overflowed
bit 10
SAB: SA || SB Combined Accumulator ‘Sticky’ Status bit
1
= Accumulators A or B are saturated or have been saturated at some time in the past
0
= Neither Accumulator A or B are saturated
Note:
This bit may be read or cleared (not set). Clearing this bit will clear SA and SB.
bit 9
DA: DO Loop Active bit
1
= DO loop in progress
0
= DO loop not in progress
Note 1: This bit may be read or cleared (not set).
2: The IPL<2:0> bits are concatenated with the IPL<3> bit (CORCON<3>) to form the CPU Interrupt Priority
Level. The value in parentheses indicates the IPL if IPL<3> = 1. User interrupts are disabled when
IPL<3> = 1.
3: The IPL<2:0> Status bits are read only when NSTDIS = 1 (INTCON1<15>).
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