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参数资料
| 型号： | AT89LP828-20JU |
| 厂商： | Atmel |
| 文件页数： | 131/149页 |
| 文件大小： | 0K |
| 描述： | MCU 8051 8K FLASH SPI 32PLCC |
| 产品培训模块： | MCU Product Line Introduction |
| 标准包装： | 32 |
| 系列： | 89LP |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 30 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 1K x 8 |
| RAM 容量： | 768 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 32-LCC（J 形引线） |
| 包装： | 管件 |
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82
3654A–MICRO–8/09
AT89LP428/828
Reception is initiated by the condition REN = 1 and R1 = 0. At the next clock cycle, the RX Con-
trol unit writes the bits 11111110 to the receive shift register and activates RECEIVE in the next
clock phase. RECEIVE enables Shift Clock to alternate output function line of P3.1. As data bits
come in from the right, “1”s shift out to the left. When the “0” that was initially loaded into the
right-most position arrives at the left-most position in the shift register, it flags the RX Control
block to do one last shift and load SBUF. Then RECEIVE is cleared and RI is set.
The relationship between the shift clock and data is determined by the combination of the SM2
and SMOD1 bits as listed in Table 16-5 and shown in Figure 16-2. The SM2 bit determines the
idle state of the clock when not currently transmitting/receiving. The SMOD1 bit determines if the
output data is stable for both edges of the clock, or just one.
Table 16-5.
Mode 0 Clock and Data Modes
SM2
SMOD1
Clock Idle
Data Changed
Data Sampled
0
High
While clock is high
Positive edge of clock
0
1
High
Negative edge of clock
Positive edge of clock
1
0
Low
While clock is low
Negative edge of clock
1
Low
Negative edge of clock
Positive edge of clock
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