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参数资料
| 型号： | BU-64703B3-190 |
| 厂商： | DATA DEVICE CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, CBGA80 |
| 封装： | CERAMIC, BGA-80 |
| 文件页数： | 14/48页 |
| 文件大小： | 405K |
| 代理商： | BU-64703B3-190 |
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21
Data Device Corporation
www.ddc-web.com
BU-64703
D-03/06-0
FIGURE 12. DMA READ TRANSFER TIMING
CLOCK IN
DTREQ
DTGRT
DTACK
MEMWR
MEMOE
WC/CWC
D15-D0
DATA VALID
t1
t2
t6
t9
t5
t4
t7
t10
t11
t13
t12
L-BRO, T/R,
SA4-SA0
VALID
CWC = 0
t8
t3
DMA SINGLE WORD READ
t1
CLOCK IN rising to DTREQ low
ALL
ns
t2
DTREQ (low) - to - DTGRT delay time
ALL
s
t4
DTGRT low setup prior to CLOCK IN rising
ALL
ns
t6
CLOCK IN rising to DTACK low
ALL
ns
t7
DTGRT hold time following DTACK falling
ALL
ns
t10
MEMOE low pulse width
t11
Time for input data to become valid following falling edge of MEMOE
t12
Data input hold time following CLOCK IN rising (see Note)
ALL
ns
t13
CLOCK IN rising to DTREQ, DTACK, and MEMOE high
ALL
ns
REF
DESCRIPTION
CLOCK
FREQUENCY
UNITS
TABLE FOR FIGURE 12. SSRT Mark3 DMA READ TIMING
20 MHz
ns
16 MHz
ns
12 MHz
ns
10 MHz
ns
20 MHz
ns
16 MHz
ns
12 MHz
ns
10 MHz
ns
t3
CWC setup time prior to MEMOE falling
20 MHz
ns
16 MHz
ns
12 MHz
ns
10 MHz
ns
t5
DTGRT falling to DTACK low
20 MHz
ns
16 MHz
ns
12 MHz
ns
10 MHz
ns
t8
DTACK low pulse width
20 MHz
ns
16 MHz
ns
12 MHz
ns
10 MHz
ns
30
VALUE @3.3 VOLTS
MIN
TYP
MAX
40
10
40
30
40
150
188
250
300
70
95
136
170
60
85
127
160
105
118
138
155
200
250
333
400
t9
CLOCK IN rising to MEMOE low
ALL
ns
40
(1)
The SSRT Mark3’s data sampling time occurs one clock cycle prior to the rising edge of MEMOE.
相关PDF资料 |
PDF描述 |
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参数描述 |
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