参数资料
| 型号： | C8051F018 |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 9/154页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 16K FLASH 64TQFP |
| 标准包装： | 160 |
| 系列： | C8051F018 |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 25MHz |
| 连通性： | SMBus（2 线/I²C），SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，温度传感器，WDT |
| 输入/输出数： | 32 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.8 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-TQFP |
| 包装： | 托盘 |
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C8051F018
C8051F019
15. SERIAL PERIPHERAL INTERFACE BUS
The Serial Peripheral Interface (SPI) provides access to a four-wire, full-duplex, serial bus. SPI supports the
connection of multiple slave devices to a master device on the same bus. A separate slave-select signal (NSS) is
used to select a slave device and enable a data transfer between the master and the selected slave. Multiple masters
on the same bus are also supported. Collision detection is provided when two or more masters attempt a data
transfer at the same time. The SPI can operate as either a master or a slave. When the SPI is configured as a
master, the maximum data transfer rate (bits/sec) is one-half the system clock frequency.
When the SPI is configured as a slave, the maximum data transfer rate (bits/sec) for full-duplex operation is 1/10 the
system clock frequency, provided that the master issues SCK, NSS, and the serial input data synchronously with the
system clock. If the master issues SCK, NSS, and the serial input data asynchronously, the maximum data transfer
rate (bits/sec) must be less that 1/10 the system clock frequency. In the special case where the master only wants to
transmit data to the slave and does not need to receive data from the slave (i.e. half-duplex operation), the SPI slave
can receive data at a maximum data transfer rate (bits/sec) of the system clock frequency. This is provided that
the master issues SCK, NSS, and the serial input data synchronously with the system clock.
Figure 15.1. SPI Block Diagram
SFR Bus
Clock Divide
Logic
Data Path
Control
SFR Bus
Write to
SPI0DAT
Receive Data Register
SPI0DAT
0
1
2
3
4
5
6
7
Shift Register
SPI CONTROL LOGIC
Bit Count
Logic
SPI0CKR
S
C
R
7
S
C
R
6
S
C
R
5
S
C
R
4
S
C
R
3
S
C
R
2
S
C
R
1
S
C
R
0
SPI0CFG
C
K
P
H
A
C
K
P
O
L
B
C
2
B
C
1
B
C
0
F
R
S
2
F
R
S
1
F
R
S
0
SPI0CN
M
O
D
F
T
X
B
S
Y
S
L
V
S
E
L
M
S
T
E
N
S
P
I
E
N
W
C
O
L
S
P
I
F
R
X
O
V
R
N
Pin Control
Interface
SPI Clock
(Master Mode)
Pin
Control
Logic
C
R
O
S
B
A
R
Port I/O
Read
SPI0DAT
SPI IRQ
SYSCLK
Tx Data
Rx Data
SCK
MOSI
MISO
NSS
Rev. 1.2
106
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