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参数资料
| 型号： | C8051F410-TB |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 95/270页 |
| 文件大小： | 0K |
| 描述： | BOARD PROTOTYPING W/C8051F410 |
| 标准包装： | 1 |
| 类型： | MCU |
| 适用于相关产品： | C8051F410 |
| 所含物品： | 板 |
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C8051F410/1/2/3
184
Rev. 1.1
Internal Register Definition 20.4. RTC0CN: smaRTClock Control
Bit 7:
RTC0EN: smaRTClock Enable Bit.
0: smaRTClock bias and crystal oscillator disabled. smaRTClock is powered from VDD only.
1: smaRTClock bias and crystal oscillator enabled. smaRTClock can switch to the backup
battery if VDD fails.
Bit 6:
MCLKEN: smaRTClock Missing Clock Detector Enable Bit.
When enabled, the smaRTClock missing clock detector sets the OSCFAIL bit if the smaRT-
Clock clock frequency falls below approximately 20 kHz.
0: smaRTClock missing clock detector disabled.
1: smaRTClock missing clock detector enabled.
Bit 5:
OSCFAIL: smaRTClock Clock Fail Flag.
Set by hardware when a missing clock detector timeout occurs. When the smaRTClock
Interrupt is enabled, setting this bit causes the CPU to vector to the smaRTClock interrupt
service routine. This bit is not automatically cleared by hardware.
Bit 4:
RTC0TR: smaRTClock Timer Run Control.
0: smaRTClock timer holds its current value.
1: smaRTClock timer increments every smaRTClock clock period.
Bit 3:
RTC0AEN: smaRTClock Alarm Enable.
0: smaRTClock alarm events disabled.
1: smaRTClock alarm events enabled.
Bit 2:
ALRM: smaRTClock Alarm Event Flag.
Set by hardware when the smaRTClock timer value is greater than or equal to the value of
the ALARMn registers. When the smaRTClock Interrupt is enabled, setting this bit causes
the CPU to vector to the smaRTClock interrupt service routine. This bit is not automatically
cleared by hardware.
Bit 1:
RTC0SET: smaRTClock Set Bit.
Writing a ‘1’ to this bit causes the 47-bit value in CAPTUREn registers to be transferred to
the smaRTClock timer. This bit is automatically cleared by hardware once the transfer is
complete.
Bit 0:
RTC0CAP: smaRTClock Capture Bit.
Writing a ‘1’ to this bit causes the 47-bit smaRTClock timer value to be transferred to the
CAPTUREn registers. This bit is automatically cleared by hardware once the transfer is
complete.
R/W
Reset Value
RTC0EN
MCLKEN OSCFAIL
RTC0TR RTC0AEN
ALRM
RTC0SET RTC0CAP
Variable
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
smaRTClock
Address:
Note: This register is not an SFR. It can only be accessed indirectly through RTC0ADR and RTC0DAT.
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