参数资料
| 型号： | CDB5467U |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 11/46页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS5467 ADC |
| 标准包装： | 1 |
| 主要目的： | 电源管理，电度表/功率表 |
| 嵌入式： | 是，MCU，8 位 |
| 已用 IC / 零件： | CS5467 |
| 主要属性： | 电能表 |
| 次要属性： | 图形用户接口，SPI? 和 USB 接口 |
| 已供物品： | 板，线缆，软件 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS5467-ISZR-ND - IC ENERGY METERING 1PHASE 28SSOP 598-1197-5-ND - IC ENERGY METERING 1PHASE 28SSOP |
| 其它名称： | 598-1555 CDB-5467U |
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CS5467
SWITCHING CHARACTERISTICS
?
?
?
?
Min / Max characteristics and specifications are guaranteed over all Recommended Operating Conditions .
Typical characteristics and specifications are measured at nominal supply voltages and TA = 25 °C.
VA+ = 5 V ±5% VD+ = 3.3 V ±5% or 5 V ±5%; AGND = DGND = 0 V. All voltages with respect to 0 V.
Logic Levels: Logic 0 = 0 V, Logic 1 = VD+.
Rise Times
Fall Times
Parameter
Any Digital Output
Any Digital Output
Symbol
t rise
t fall
Min
-
-
-
-
Typ
-
50
-
50
Max
1.0
-
1.0
-
Unit
μs
ns
μs
ns
Start-up
Oscillator Start-up Time
t ost
-
60
-
ms
Serial Port Timing
Serial Clock Frequency
SCLK
-
-
2
MHz
Serial Clock
Pulse Width High
Pulse Width Low
t 1
t 2
200
200
-
-
-
-
ns
ns
SDI Timing
CS Falling to SCLK Rising
Data Set-up Time Prior to SCLK Rising
Data Hold Time After SCLK Rising
t 3
t 4
t 5
50
50
100
-
-
-
-
-
-
ns
ns
ns
SDO Timing
CS Falling to SDO Driving
SCLK Falling to New Data Bit (hold time)
CS Rising to SDO Hi-Z
t 6
t 7
t 8
-
-
-
20
20
20
50
50
50
ns
ns
ns
E 2 PROM mode Timing
Serial Clock
Pulse Width Low
t 9
8
DCLK
MODE setup time to RESET Rising
RESET rising to CS falling
Pulse Width High
t 10
t 11
t 12
50
48
8
DCLK
ns
DCLK
CS falling to SCLK rising
t 13
100
8
DCLK
SCLK falling to CS rising
CS rising to driving MODE low
SDO setup time to SCLK rising
t 14
t 15
t 16
50
100
16
DCLK
ns
ns
Notes: 17. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.
18. Oscillator start-up time varies with crystal parameters. This specification does not apply when using an
external clock source.
DS714F3
11
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