参数资料
| 型号： | COREPCIF-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 122/156页 |
| 文件大小： | 0K |
| 描述： | IP MODULE COREPCIF |
| 标准包装： | 1 |
| 系列： | * |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页当前第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页
The testbench structure is shown in Figure 8-2 . It instantiates a single core that is connected to the PCI bus. The core is
instantiated in the PCISYSTEM module. This adds backend memory and FIFOs to the core to create a simple PCI
system.
PCI
Monitor
PCISYSTEM
CorePCIF
Bar 0
Memory
Bar 1
FIFO
Bar 1
Simple
PCI Target
Target = 1
Master = 1
Backend = 1
FIFO
Backend
Control
PCI
Master
Procedural Testbench
Figure 8-2 · User Testbench
Also attached to the PCI bus are a PCI monitor that displays the PCI bus activity and a simple PCI Target model that is
used as a Target when CorePCIF is carrying out DMA activity. The PCI Master module is used by the procedural
testbench to carry out PCI cycles. The procedural testbench can also access the CorePCIF backend interface to program
the DMA registers.
The PCISYSTEM module creates a simple PCI system that contains a memory BAR and a second BAR connected to
input and output FIFOs. Data from the output FIFO is moved to the input FIFO at a variable rate controlled by the
procedural testbench.
The PCISYSTEM design can be synthesized when the Axcelerator, IGLOO/e, ProASIC3/E, or Fusion FPGA family
is selected, creating a single-chip PCI system. To synthesize the design, move the pcisystem , fifo , memory , fifo512x32 , and
ram2k8 files from the CorePCI stimulus directory to the HDL source files directory in Libero IDE. Also supplied is an
even simpler design, PCISYSTEM2, that implements just a memory BAR connected to the PCI core. This can be
synthesized by copying the pcisystem2 file as well.
122
v4.0
相关PDF资料 |
PDF描述 |
|---|---|
| COREU1LL-AR | IP MODULE COREU1LL |
| COREU1PHY-AR | IP MODULE COREU1PHY |
| CORR-8BIT-XM-UT2 | SITE LICENSE IP CORRELATOR XP |
| CP2-GSA-L | CONN SHIELD LOWER TYPE A 22 |
| CP2-HSA110-1 | CONN SHROUD CPCI 2MM TYPE A 22 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| COREPCIF-RMFL | 功能描述:IP MODULE 制造商:microsemi corporation 系列:- 零件状态:在售 类型:许可证 应用:- 版本:- 许可长度:- 许可 - 用户明细:- 操作系统:- 配套使用产品/相关产品:Microsemi 器件 媒体分发类型:- 标准包装:1 |
| COREPCIF-UR | 功能描述:HW/SW/OTHER 制造商:microsemi corporation 系列:* 零件状态:在售 标准包装:1 |
| COREPCI-SN | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:CorePCI v5.41 |
| COREPCI-SR | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:CorePCI v5.41 |
| COREPCI-UR | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:CorePCI v5.41 |
发布紧急采购，3分钟左右您将得到回复。