参数资料
| 型号： | COREPCIF-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 57/156页 |
| 文件大小： | 0K |
| 描述： | IP MODULE COREPCIF |
| 标准包装： | 1 |
| 系列： | * |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页当前第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页
Burst Transfer with a Slow PCI Master
Burst Transfer with a Slow PCI Master
Figure 6-7 to Figure 6-9 on page 58 show burst transfers with a PCI Master that transfers one word of data every three
clock cycles. The backend in this case is capable of transferring data every clock cycle. The core reads data from the
backend and stores it in the internal FIFO. Figure 6-7 shows seven data words being read from the backend (cycles three
to nine). These words are then transferred on the PCI bus at the rate governed by the PCI Master. The core stores a
maximum of five words internally. By cycle nine, the core has read seven words from the backend and transferred two
words on the PCI bus. It then stops reading data from the backend. When the number of words stored in the core drops
to four, the core starts reading data from the backend again.
Figure 6-8 on page 58 shows the same slow PCI Master reading data from the backend when RD_SYNC = 1. The main
difference here is that the core samples data on the clock edge following the strobe assertion. Since data is transferred a
In the case of write transfers, the backend logic continuously asserts WR_BE_RDY, indicating it is ready to accept data.
Data is then written to the backend every three clock cycles. The backend address increments after each write completes
cycle
0
1
2
3
4
5
6
7
8
9
10 11
12 13
14 15 16
17 18 19
clk
framen
ad[31:0]
ADDR
0
1
2
3
4
cben[3:0]
par
devseln
irdyn
trdyn
dp_start
dp_done
bar_select[2:0]
rd_cyc
rd_stb_out
rd_stb_in
6
0
0
mem_add[11:0]
000
004 008 00C 010 014 018
01C
020
024
mem_data_in[31:0]
0
1
2
3
4
5
6
7
8
rd_sync
Figure 6-7 · Backend Read Cycle with Slow PCI Master (RD_SYNC = 0)
v4.0
57
相关PDF资料 |
PDF描述 |
|---|---|
| COREU1LL-AR | IP MODULE COREU1LL |
| COREU1PHY-AR | IP MODULE COREU1PHY |
| CORR-8BIT-XM-UT2 | SITE LICENSE IP CORRELATOR XP |
| CP2-GSA-L | CONN SHIELD LOWER TYPE A 22 |
| CP2-HSA110-1 | CONN SHROUD CPCI 2MM TYPE A 22 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| COREPCIF-RMFL | 功能描述:IP MODULE 制造商:microsemi corporation 系列:- 零件状态:在售 类型:许可证 应用:- 版本:- 许可长度:- 许可 - 用户明细:- 操作系统:- 配套使用产品/相关产品:Microsemi 器件 媒体分发类型:- 标准包装:1 |
| COREPCIF-UR | 功能描述:HW/SW/OTHER 制造商:microsemi corporation 系列:* 零件状态:在售 标准包装:1 |
| COREPCI-SN | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:CorePCI v5.41 |
| COREPCI-SR | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:CorePCI v5.41 |
| COREPCI-UR | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:CorePCI v5.41 |
发布紧急采购，3分钟左右您将得到回复。