参数资料
型号: CP80C86-2Z
厂商: Intersil
文件页数: 18/37页
文件大小: 0K
描述: IC CPU 16BIT 5V 8MHZ 40-PDIP
标准包装: 9
处理器类型: 80C86 16-位
速度: 8MHz
电压: 4.5 ~ 5.5V
安装类型: 通孔
封装/外壳: 40-DIP(0.600",15.24mm)
供应商设备封装: 40-DIP
包装: 管件
25
FN2957.3
January 9, 2009
Waveforms
FIGURE 8A. BUS TIMING - MAXIMUM MODE (USING 82C88)
NOTES:
16. Signals at 82C84A or 82C88 are shown for reference only. RDY is sampled near the end of t2, t3, tW to determine if TW machine states are to
be inserted.
17. The issuance of the 82C88 command and control signals (MRDC, MWTC, AMWC, IORC, IOWC, AIOWC, INTA, and DEN) lags the active high
82C88 CEN.
18. Status inactive in state just prior to t4.
t1
t2
t3
t4
TCLCL
TCH1CH2
TCL2CL1
tW
TCHCL (3)
(21) TCHSV
(SEE NOTE 17)
TCLDV
TCLAX
(23) TCLAV
TCLAV
BHE, A19-A16
TSVLH
TCLLH
TR1VCL
TCHLL
TCLR1X
TCLAV
TDVCL
TCLDX1
TCLAX
AD
15-AD0
DATA IN
TRYHSH
(39) TCLRH
TRHAV
(41) TCHDTL
TCLRL
TRLRH
TCHDTH
(37) TAZRL
TCLML
TCLMH
(35) TCVNV
TCVNX
CLK
QS
0, QS1
S2, S1, S0 (EXCEPT HALT)
BHE/S7, A19/S6-A16/S3
ALE (82C88 OUTPUT)
RDY (82C84 INPUT)
NOTE
READY 80C86 INPUT)
READ CYCLE
82C88
OUTPUTS
SEE NOTES
15, 16
MRDC OR IORC
DEN
S7-S3
AD
15-AD0
RD
DT
/R
TCLAV
(1)
(4)
(23)
TCLCH
(2)
TCLSH
(22)
(24)
(23)
(27)
(29)
(31)
(8)
(9)
TCHRYX
(11)
(20)
(12) TRYLCL
(24)
TRYHCH
(10)
(6)
(7)
(23)
(40)
(42)
(45)
(38)
(18)
(19)
(36)
(33)
TCLAZ
(25)
(5)
80C86
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