参数资料
| 型号： | CP80C86-2Z |
| 厂商： | Intersil |
| 文件页数： | 4/37页 |
| 文件大小： | 0K |
| 描述： | IC CPU 16BIT 5V 8MHZ 40-PDIP |
| 标准包装： | 9 |
| 处理器类型： | 80C86 16-位 |
| 速度： | 8MHz |
| 电压： | 4.5 ~ 5.5V |
| 安装类型： | 通孔 |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 供应商设备封装： | 40-DIP |
| 包装： | 管件 |
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12
FN2957.3
January 9, 2009
External Interface
Processor RESET and Initialization
Processor initialization or start up is accomplished with
activation (HIGH) of the RESET pin. The 80C86 RESET is
required to be HIGH for greater than 4 CLK cycles. The 80C86
will terminate operations on the high-going edge of RESET and
will remain dormant as long as RESET is HIGH. The low-going
transition of RESET triggers an internal reset sequence for
approximately 7 CLK cycles. After this interval, the 80C86
operates normally beginning with the instruction in absolute
location FFFF0H (see Figure 2). The RESET input is internally
synchronized to the processor clock. At initialization, the
HIGH-to-LOW transition of RESET must occur no sooner than
50s (or 4 CLK cycles, whichever is greater) after power-up, to
allow complete initialization of the 80C86.
NMl will not be recognized prior to the second CLK cycle
following the end of RESET. If NMl is asserted sooner than nine
clock cycles after the end of RESET, the processor may
execute one instruction before responding to the interrupt.
(4 + NWAIT) = TCY
t1
t2
t3
t4
tWAIT
t1
t2
t3
t4
tWAIT
(4 + NWAIT) = TCY
GOES INACTIVE IN THE STATE
JUST PRIOR TO t4
BHE,
A19-A16
S7-S3
A15-A0
D
15-D0
VALID
A15-A0
DATA OUT (D15-D0)
READY
WAIT
MEMORY ACCESS TIME
ADDR/
STATUS
CLK
ALE
S2-S0
ADDR/DATA
RD, INTA
READY
DT/R
DEN
WR
BHE
A19-A16
S7-S3
BUS RESERVED
FOR DATA IN
FIGURE 3. BASIC SYSTEM TIMING
80C86
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PDF描述 |
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