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参数资料
| 型号： | CS4215-KQ |
| 厂商： | CIRRUS LOGIC INC |
| 元件分类： | 消费家电 |
| 英文描述： | 16-Bit Multimedia Audio Codec |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 19/52页 |
| 文件大小： | 878K |
| 代理商： | CS4215-KQ |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页当前第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页
BIT
NAME
VALUE
0
1
0
FUNCTION
XEN
Transmitter Enable
R
R Receive SCLK and FSYNC from external source
SLAVE Mode
Generate SCLK and FSYNC
MASTER Mode
64 bits per frame.
128 bits per frame.
256 bits per frame.
Reserved.
R
SCLK is master clock, 256 bits per frame.
BSEL must equal 2, and XCLK must equal 0.
XTAL1, 24.576 MHz, is clock source.
XTAL2, 16.9344 MHz, is clock source.
CLKIN is clock source, and must be 256xFs.
CLKIN is clock source, DFR2-0 select sample
frequency.
R SCLK and FSYNC three-state up to 12 clocks
after D/C goes low.
SCLK and FSYNC three-state immediately
after D/C goes low.
Enable the serial data output.
Disable (high-impedance state) serial data output.
XCLK
Transmit Clock
1
BSEL1-0
Select Bit Rate
0 0
0 1
1 0
1 1
0 0 0
0
1
2
3
0
R
MCK2-0
Clock Source Select
0 0 1
0 1 0
0 1 1
1 0 0
1
2
3
4
ITS
Immediate Three-
State
0
1
Control Time Slot 3, Serial Port Control Register
D7
ITS
0
D6
D5
D4
D3
D2
D1
D0
MCK2 MCK1 MCK0 BSEL1 BSEL0 XCLK
0
0
0
XEN
1
0
0
1
Register
Reset (R)
Control Time Slot 4, Test Register
D7
D6
D5
D4
D3
D2
D1
ENL
0
D0
DAD
0
TEST
0
0
0
0
0
0
Register
Reset (R)
BIT
NAME
VALUE
0
1
0
1
FUNCTION
DAD
Loopback Mode
R Digital-Digital Loopback.
Digital-Analog-Digital Loopback.
R Disable.
Enable.
The TEST bits must be written as zero, otherwise
special factory test modes may be invoked.
ENL
Enable Loopback
Testing
Test bits
TEST
CS4215
DS76F2
19
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PDF描述 |
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