参数资料
| 型号： | CS4398-CZZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 31/46页 |
| 文件大小： | 0K |
| 描述： | IC DAC 120DB 192KHZ W/VC 28TSSOP |
| 标准包装： | 50 |
| 位数： | 24 |
| 数据接口： | 串行 |
| 转换器数目： | 2 |
| 电压电源： | 模拟和数字 |
| 功率耗散（最大）： | 340mW |
| 工作温度： | -10°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 28-TSSOP |
| 包装： | 管件 |
| 输出数目和类型： | 4 电压，单极 |
| 采样率（每秒）： | 216k |
| 产品目录页面： | 757 (CN2011-ZH PDF) |
| 配用： | 598-1155-ND - BOARD EVAL FOR CS4398 DAC |
| 其它名称： | 598-1067-5 |
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DS568F1
37
CS4398
7.8
Misc. Control - Register 08h
7.8.1
Power Down (PDN) Bit 7
Function:
When set to 1 (default), the entire device enters a low-power state, and the contents of the control regis-
ters is retained. The power-down bit defaults to ‘1’ on power-up and must be disabled before normal op-
eration in Control Port mode can occur. This bit is ignored if CPEN is not set.
7.8.2
Control Port Enable (CPEN) Bit 6
Function:
This bit is set to 0 by default, allowing the device to power-up in Stand-Alone Mode. Control Port Mode
can be accessed by setting this bit to 1. This allows operation of the device to be controlled by the regis-
ters, and the pin definitions will conform to Control Port Mode.
7.8.3
Freeze Controls (Freeze) Bit 5
Function:
When set to 1, this function allows modifications to be made to the registers without the changes taking
effect until FREEZE is set back to 0. To make multiple changes in the Control Port registers take effect
simultaneously, enable the FREEZE bit, make all register changes, then disable the FREEZE bit.
When set to 0 (default), register changes take effect immediately.
7.8.4
Master Clock Divide-by-2 ENABLE (MCLKDIV2) Bit 4
Function:
When set to 1, the MCLKDIV bit enables a circuit which divides the externally applied MCLK signal by 2
prior to all other internal circuitry.
When set to 0 (default), MCLK is unchanged.
7.8.5
Master Clock Divide-by-3 ENABLE (MCLKDIV3) Bit 3
Function:
When set to 1, the MCLKDIV bit enables a circuit that divides the externally applied MCLK signal by 3
prior to all other internal circuitry.
When set to 0 (default), MCLK is unchanged.
7
6
5
432
10
PDN
CPEN
FREEZE
MCLKDIV2
MCLKDIV3
Reserved
10
00
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| CS4399-CWZR | 功能描述:HIPRFDACINTGHPDRIVR&IMPED DETCTN 制造商:cirrus logic inc. 系列:* 包装:剪切带（CT） 零件状态:在售 安装类型:表面贴装 封装/外壳:42-UFBGA，WLCSP 供应商器件封装:42-WLCSP 标准包装:1 |
| CS43L21 | 制造商:CIRRUS 制造商全称:Cirrus Logic 功能描述:Low Power, Stereo Digital to Analog Converter |
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