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参数资料
| 型号： | CS5533-ASZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 2/43页 |
| 文件大小： | 0K |
| 描述： | IC ADC 16BIT PGIA 2-CH 24-SSOP |
| 标准包装： | 59 |
| 位数： | 16 |
| 采样率（每秒）： | 3.84k |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 45mW |
| 电压电源： | 模拟和数字，双 ± |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 24-SSOP |
| 包装： | 管件 |
| 输入数目和类型： | 4 个差分，单极；4 个差分，双极 |
| 产品目录页面： | 755 (CN2011-ZH PDF) |
| 其它名称： | 598-1114-5 |
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CS5531/32/33/34-AS
10
DS289F5
SWITCHING CHARACTERISTICS
(VA+ = 2.5 V or 5 V ±5%; VA- = -2.5V±5% or 0 V; VD+ = 3.0 V ±10% or 5 V ±5%;DGND = 0 V;
Notes: 26. Device parameters are specified with a 4.9152 MHz clock.
27. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.
28. Oscillator start-up time varies with crystal parameters. This specification does not apply when using an
external clock source.
Parameter
Symbol
Min
Typ
Max
Unit
Master Clock Frequency
(Note 26)
External Clock or Crystal Oscillator
MCLK
1
4.9152
5
MHz
Master Clock Duty Cycle
40
-
60
%
Rise Times
(Note 27)
Any Digital Input Except SCLK
SCLK
Any Digital Output
trise
-
50
1.0
100
-
s
ns
Fall Times
(Note 27)
Any Digital Input Except SCLK
SCLK
Any Digital Output
tfall
-
50
1.0
100
-
s
ns
Start-up
Oscillator Start-up Time
XTAL = 4.9152 MHz
(Note 28)
tost
-20-
ms
Serial Port Timing
Serial Clock Frequency
SCLK
0
-
2
MHz
Serial Clock
Pulse Width High
Pulse Width Low
t1
t2
250
-
ns
SDI Write Timing
CS Enable to Valid Latch Clock
t3
50
-
ns
Data Set-up Time prior to SCLK rising
t4
50
-
ns
Data Hold Time After SCLK Rising
t5
100
-
ns
SCLK Falling Prior to CS Disable
t6
100
-
ns
SDO Read Timing
CS to Data Valid
t7
--
150
ns
SCLK Falling to New Data Bit
t8
--
150
ns
CS Rising to SDO Hi-Z
t9
--
150
ns
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