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参数资料
型号： DK-DEV-5SGXEA7N
厂商： Altera
文件页数： 330/527页
文件大小： 0K
描述： KIT DEV STRATIX V FPGA 5SGXEA7
标准包装： 1
系列： Stratix® V
类型： FPGA
适用于相关产品： Stratix? V 5SGXEA7
所含物品： 板
其它名称： 544-2725
DK-DEV-5SGXEA7/ES
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1-30
Word Aligner
SV52002
2014.01.07
boundary. The alignment pattern is detected again in a new word boundary across cycles n + 2 and n + 3.
The word aligner does not align to this new word boundary because the rx_enapatternalign signal is held
low. The /K28.5/ word alignment pattern is detected again in the current word boundary during cycle n +
5, causing the rx_patterndetect signal to go high for one parallel clock cycle.
Figure 1-20: Word Aligner with 10-Bit PMA-PCS Manual Alignment Mode
n
n+1
n+2
n+3
n+4
n+5
rx_clkout
rx_dataout[10..0]
111110000
0101111100
111110000
1111001010
1000000101
111110000
0101111100
rx_enapatternalign
rx_patterndetect
rx_syncstatus
Note: If the word alignment pattern is known to be unique and does not appear between word boundaries,
you can constantly hold rx_enapatternalign high because there is no possibility of false word
alignment. If there is a possibility of the word alignment pattern occurring across word boundaries,
you must control rx_enapatternalign to lock the word boundary after the desired word alignment
is achieved to avoid re-alignment to an incorrect word boundary.
Example of Bit-Slip Mode Word Aligner with an 8-Bit PMA-PCS Interface Configuration
In a custom width configuration with an 8-bit PMA-PCS interface width, you can configure the word aligner
in bit-slip mode. In bit-slip mode, the word aligner operation is controlled by the rx_bitslip bit of the
pcs8g_rx_wa_control register. At every 0-1 transition of the rx_bitslip bit of the pcs8g_rx_control
register, the bit-slip circuitry slips one bit into the received data stream, effectively shifting the word boundary
by one bit. Also in bit-slip mode, the word aligner pcs8g_rx_wa_status register bit for rx_patterndetect
is driven high for one parallel clock cycle when the received data after bit-slipping matches the 16-bit word
alignment pattern programmed.
You can implement a bit-slip controller in the FPGA fabric that monitors the rx_parallel_data signal,
the rx_patterndetect signal, or both, and controls the rx_bitslip signal to achieve word alignment.
For this example, consider that 8'b11110000 is received back-to-back and 16'b0000111100011110 is specified
as the word alignment pattern. A rising edge on the rx_bitslip signal at time n + 1 slips a single bit 0 at
the MSB position, forcing the rx_dataout to 8'b01111000. Another rising edge on the rx_bitslip signal
at time n + 5 forces rx_dataout to 8'b00111100. Another rising edge on the rx_bitslip signal at time n +
9 forces rx_dataout to 8'b00011110. Another rising edge on the rx_bitslip signal at time n + 13 forces
the rx_dataout to 8'b00001111. At this instance, rx_dataout in cycles n + 12 and n + 13 is 8'b00011110
and 8'b00001111, respectively, which matches the specified 16-bit alignment pattern 16'b0000111100011110.
This results in the assertion of the rx_patterndetect signal.
Altera Corporation
Transceiver Architecture in Stratix V Devices
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