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参数资料
型号： DK-DEV-5SGXEA7N
厂商： Altera
文件页数： 425/527页
文件大小： 0K
描述： KIT DEV STRATIX V FPGA 5SGXEA7
标准包装： 1
系列： Stratix® V
类型： FPGA
适用于相关产品： Stratix? V 5SGXEA7
所含物品： 板
其它名称： 544-2725
DK-DEV-5SGXEA7/ES
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4-6
10GBASE-R and 10GBASE-KR
Figure 4-1: 10GBASE-R PHY Connection to IEEE802.3 MAC and RS
LAN
CSMA/CD
LAYERS
Higher Layers
LLC (Logical Link Control) or other MAC Client
OSI
MAC Control (Optional)
Reference
Model
Media Access Control (MAC)
Layers
Reconciliation
Application
SV52005
2014.01.07
Presentation
XGMII
32-bit data, 4-bit control (DDR @ 156.25 MHz)
Session
10GBASE-R PCS
Transport
Network
Data Link
Physical
10GBASE-R
PHY
MDI
Serial PMA
PMD
10.3125 Gbps
Medium
10GBASE-LR, -SR, -ER, or -lRM
Note: In the MegaWizard ? Plug-In Manager, you can implement a 10GBASE-R link by instantiating the
10GBASE-R PHY IP core under Ethernet in the Interfaces menu.
The IEEE 802.3ap-2007 specification also requires each backplane link to support multi-data rates of 1Gbps
and 10 Gbps speeds. 10GBASE-KR and 1000BASE-KX is the electrical backplane physical layer implemen-
tation for the 10 Gigabit and 1 Gigabit Ethernet link defined in clause 72 and clause 70 respectively of the
IEEE 802.3ap-2007 specification. The 10 Gbps backplane ethernet 10GBASE-KR implementation uses the
XGMII interface to connect to the reconciliation sublayer (RS) with 64B/66B PCS encoding, the optional
Forward Error Correction (FEC), and Auto-Negotiation (AN) support to the Highest Common Denominator
(HCD) technology with the partner link. The optional FEC, LT, and AN logic is implemented in the core
fabric. The 1Gbps backplane ethernet 1000BASE-KX implementation uses the GMII interface to connect
to the reconciliation sublayer (RS) with 8B/10B PCS encoding and Auto-Negotiation support to the HCD
technology with the partner link.
Altera Corporation
Transceiver Configurations in Stratix V Devices
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