收藏本站
参数资料
型号： DK-DEV-5SGXEA7N
厂商： Altera
文件页数： 451/527页
文件大小： 0K
描述： KIT DEV STRATIX V FPGA 5SGXEA7
标准包装： 1
系列： Stratix® V
类型： FPGA
适用于相关产品： Stratix? V 5SGXEA7
所含物品： 板
其它名称： 544-2725
DK-DEV-5SGXEA7/ES
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页第367页第368页第369页第370页第371页第372页第373页第374页第375页第376页第377页第378页第379页第380页第381页第382页第383页第384页第385页第386页第387页第388页第389页第390页第391页第392页第393页第394页第395页第396页第397页第398页第399页第400页第401页第402页第403页第404页第405页第406页第407页第408页第409页第410页第411页第412页第413页第414页第415页第416页第417页第418页第419页第420页第421页第422页第423页第424页第425页第426页第427页第428页第429页第430页第431页第432页第433页第434页第435页第436页第437页第438页第439页第440页第441页第442页第443页第444页第445页第446页第447页第448页第449页第450页当前第451页第452页第453页第454页第455页第456页第457页第458页第459页第460页第461页第462页第463页第464页第465页第466页第467页第468页第469页第470页第471页第472页第473页第474页第475页第476页第477页第478页第479页第480页第481页第482页第483页第484页第485页第486页第487页第488页第489页第490页第491页第492页第493页第494页第495页第496页第497页第498页第499页第500页第501页第502页第503页第504页第505页第506页第507页第508页第509页第510页第511页第512页第513页第514页第515页第516页第517页第518页第519页第520页第521页第522页第523页第524页第525页第526页第527页
4-32
Supported Features for PCIe Gen3
SV52005
2014.01.07
PCIe Gen3 Capability Mode Enabled
PCS clock frequency
FPGA Core IP clock frequency
PIPE interface width
Rate[1:0]
Gen1
250 MHz
62.5 MHz
32-bit
00
Gen2
500 MHz
125 MHz
32-bit
01
250 MHz
250 MHz
32-bit
10
Gen3
The PCIe Gen3 speed negotiation process is initiated by writing a 1 to bit 5 of the Link Control register of
the root port, causing a PIPE rate signal change from the hard IP. The ASN then places the PCS in reset,
dynamically shuts down the clock paths to disengage the current active state PCS (either Standard PCS or
Gen3 PCS). If a switch to or from Gen3 is requested, the ASN automatically selects the correct PCS clock
paths and datapath selection in the multiplexers. The ASN block then sends a request to the PMA block to
switch the data rate change and waits for a rate change done signal for confirmation. When the PMA
completes the rate change and sends confirmation to the ASN block, ASN enables the clock paths to engage
the new PCS block and releases the PCS reset. Successful completion of this process is indicated by assertion
of the pipe_phystatus signal by the ASN block to the hard IP block.
Note: In PHY IP Core for PCI Express configuration, the Core IP must set the values to pipe_rate[1:0]
to initiate the transceiver datarate switch sequence.
Note: When you switch speeds to either Gen2 or Gen3, hold the LTSSM steady for 700 μs in
Recovery.RCVRLOCK. The rx_is_lockedtodata signal from the CDR must be stable during this
time. The PHY MAC interface should not look at rxvalid during this time because its contents may
be invalid.
Transmitter Electrical IDLE Generation
The PIPE 3.0-like interface under the control of the hard IP block in Hard IP for PCIe or the user Core IP
in PHY IP Core for PCIe may place the transmitter in electrical idle during low power states and the ASN
process. Before the transmitter enters electrical idle, the HIP sends an electrical idle order set (EIOS) to the
PHY. For Gen1 and Gen2, the order set format is COM, IDL, IDL, IDL. For Gen3, the order set format
consists of 16 symbols with value 0x66.
During electrical idle, the transmitter differential and common mode voltage levels are compliant to the
PCIe Base Specification 3.0.
Receiver Electrical IDLE Inference
If there is no activity on the link for a period of time or during the ASN process, the Inferring Electrical Idle
condition is detected by the receiver PHY. These conditions are specified according to Table 4-11 of the PCI
Express Base Specification, Rev 3.0.
Gen3 Power State Management
The PCIe base specification defines low power states for PHY layer devices to minimize power consumption.
The Gen3 PCS does not implement these power saving measures, except when placing the transmitter driver
in electrical idle state in the low power states. In P2 low power state, the transceivers do not disable the PIPE
block clock.
CDR Control Block
The CDR control block controls the PMA CDR to obtain bit and symbol alignment and deskew within the
allocated time, and generates status signals for other PCS blocks. The PCIe base specification requires that
Altera Corporation
Transceiver Configurations in Stratix V Devices
Send Feedback
相关PDF资料
PDF描述
DK-DSP-2S180N DSP PRO KIT W/SII EP2S180N
DK-DSP-3C120N KIT DEV DSP CYCLONE III EDITION
DK-K7-CONN-CES-G KINTEX-7 FPGA CONNECTIVITY KIT
DK-K7-EMBD-CES-G-J KINTEX-7 FPGA EMBEDDED KIT JAPAN
DK-MAXII-1270N KIT DEV MAXII W/EPM 1270N
相关代理商/技术参数
参数描述
DK-DSP-2C70N 功能描述:DSP KIT W/CYCLONE II EPS2C70N RoHS:是 类别:编程器，开发系统 >> 通用嵌入式开发板和套件（MCU、DSP、FPGA、CPLD等） 系列:Cyclone® II 产品培训模块:Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services 特色产品:Blackfin? BF50x Series Processors 标准包装:1 系列:Blackfin® 类型:DSP 适用于相关产品:ADSP-BF548 所含物品:板，软件，4x4 键盘，光学拨轮，QVGA 触摸屏 LCD 和 40G 硬盘 配用:ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARDADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE 相关产品:ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGAADSP-BF544MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542KBCZ-6A-ND - IC DSP 16BIT 600MHZ 400CSBGAADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
DK-DSP-2S180N 功能描述:DSP PRO KIT W/SII EP2S180N RoHS:是 类别:编程器，开发系统 >> 通用嵌入式开发板和套件（MCU、DSP、FPGA、CPLD等） 系列:Stratix® II 产品培训模块:Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services 特色产品:Blackfin? BF50x Series Processors 标准包装:1 系列:Blackfin® 类型:DSP 适用于相关产品:ADSP-BF548 所含物品:板，软件，4x4 键盘，光学拨轮，QVGA 触摸屏 LCD 和 40G 硬盘 配用:ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARDADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE 相关产品:ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGAADSP-BF544MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542KBCZ-6A-ND - IC DSP 16BIT 600MHZ 400CSBGAADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
DK-DSP-2S60N 功能描述:DSP KIT W/STRATIX II EP2S60N RoHS:是 类别:编程器，开发系统 >> 通用嵌入式开发板和套件（MCU、DSP、FPGA、CPLD等） 系列:Stratix® II 产品培训模块:Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services 特色产品:Blackfin? BF50x Series Processors 标准包装:1 系列:Blackfin® 类型:DSP 适用于相关产品:ADSP-BF548 所含物品:板，软件，4x4 键盘，光学拨轮，QVGA 触摸屏 LCD 和 40G 硬盘 配用:ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARDADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE 相关产品:ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGAADSP-BF544MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542KBCZ-6A-ND - IC DSP 16BIT 600MHZ 400CSBGAADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
DK-DSP-3C120N 功能描述:可编程逻辑 IC 开发工具 FPGA Development Kit For EP3C120F780 RoHS:否 制造商:Altera Corporation 产品:Development Kits 类型:FPGA 工具用于评估:5CEFA7F3 接口类型: 工作电源电压:
DK-DSP-3SL150N 功能描述:可编程逻辑 IC 开发工具 FPGA Development Kit For EP3SL150F1152 RoHS:否 制造商:Altera Corporation 产品:Development Kits 类型:FPGA 工具用于评估:5CEFA7F3 接口类型: 工作电源电压:
发布紧急采购，3分钟左右您将得到回复。

采购需求

(若只采购一条型号，填写一行即可)

发布成功！您可以继续发布采购。也可以进入我的后台，查看报价

发布成功！您可以继续发布采购。也可以进入我的后台，查看报价

*型号 *数量 厂商 批号 封装
添加更多采购

我的联系方式

*
*
*