参数资料
| 型号： | DS21448 |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 44/60页 |
| 文件大小： | 0K |
| 描述： | IC LIU QUAD E1/T1/J1 144-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 4/4 |
| 规程： | T1/E1/J1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-TEPBGA（17x17） |
| 包装： | 管件 |
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DS21448 3.3V T1/E1/J1 Quad Line Interface
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10.
AC TIMING PARAMETERS AND DIAGRAMS
Table 10-A. AC Characteristics—Multiplexed Parallel Port (BIS0 = 0)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Cycle Time
tCYC
200
ns
Pulse Width, DS Low or
RD High
PWEL
100
ns
Pulse Width, DS High or
RD Low
PWEH
100
ns
Input Rise/Fall Times
tR, tF
20
ns
R/
W Hold Time
tRWH
10
ns
R/
W Setup Time Before DS High
tRWS
50
ns
CS Setup Time Before DS, WR, or RD Active
tCS
20
ns
CS Hold Time
tCH
0
ns
Read Data Hold Time
tDHR
10
50
ns
Write Data Hold Time
tDHW
5
ns
Muxed Address Valid to AS or ALE Fall
tASL
15
ns
Muxed Address Hold Time
tAHL
10
ns
Delay Time DS,
WR, or RD to AS or ALE Rise
tASD
20
ns
Pulse Width AS or ALE High
PWASH
30
ns
Delay Time, AS or ALE to DS,
WR, or RD
tASED
10
ns
Output Data Delay Time from DS or
RD
tDDR
20
80
ns
Data Setup Time
tDSW
50
ns
Figure 10-1. Intel Bus Read Timing (PBTS = 0, BIS0 = 0)
ASH
PW
tCYC
tASD
PW
EH
EL
t
AHL
CH
CS
ASL
ASED
CS
AD0–AD7
DHR
t DDR
ALE
RD
WR
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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