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参数资料
| 型号： | DS26503L |
| 英文描述： | T1/E1/J1 BITS Element |
| 中文描述： | T1/E1/J1收发BITS的元素 |
| 文件页数： | 82/123页 |
| 文件大小： | 995K |
| 代理商： | DS26503L |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页当前第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页
DS26503 T1/E1/J1 BITS Element
82 of 123
13.7 LIU Control Registers
Register Name:
Register Description:
Register Address:
Bit #
7
Name
L2
Default
0
HW
Mode
PIN 13
Bit 0/Transmit Power-Down (TPD).
0 = powers down the transmitter and tri-states the TTIP and TRING pins
1 = normal transmitter operation
Bit 1/Disable Jitter Attenuator (DJA).
0 = jitter attenuator enabled
1 = jitter attenuator disabled
Bit 2/Jitter Attenuator Buffer Depth Select (JABDS).
0 = 128 bits
1 = 32 bits (use for delay-sensitive applications)
Bit 3/Jitter Attenuator Select (JAS).
0 = place the jitter attenuator on the receive side
1 = place the jitter attenuator on the transmit side
Bit 4/Receive Equalizer Gain Limit (EGL).
This bit controls the sensitivity of the receive equalizer.
T1 Mode:
0 = -36dB (long haul)
1 = -15dB (limited long haul)
E1 Mode:
0 = -43dB (long haul)
1 = -12dB (short haul)
Bits 5-7/Line Build-Out Select (L0 to L2).
When using the internal termination, the user needs only to select 000 for 75
operation or 001 for 120
operation. This selects the proper voltage levels for 75
or 120
operation. Using TT0 and TT1 of
the LICR4 register, users can then select the proper internal source termination. Line build-outs 100 and 101 are for backwards
compatibility with older products only.
E1 Mode
L2
L1
L0
APPLICATION
N (1)
0
0
0
75
normal
1:2
0
0
1
120
normal
1:2
1
0
0
75
with high return loss*
1:2
1
0
1
120
with high return loss*
1:2
LIC1
Line Interface Control 1
30h
6
L1
0
L1
5
L0
0
L0
4
3
2
1
0
EGL
0
JAS
0
JABDS
0
DJA
0
TPD
0
L2
PIN 12
PIN 11
0
0
0
0
1
RETURN LOSS
N.M.
N.M.
21dB
21dB
Rt (1)
0
0
6.2
11.6
*
TT0 and TT1 of LIC4 register must be set to zero in this configuration.
相关PDF资料 |
PDF描述 |
|---|---|
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