参数资料
| 型号： | DS33R41+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 135/335页 |
| 文件大小： | 0K |
| 描述： | IC TXRX ETHERNET MAP 400-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 4/4 |
| 规程： | T1/E1/J1 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS33R41 Inverse-Multiplexing Ethernet Mapper with Quad Integrated T1/E1/J1 Transceivers
22 of 335
NAME
PIN
TYPE
FUNCTION
CS
H16
I
Chip Select for Protocol Conversion Device.
This pin must be taken
low for read/write operations. When
CS is high, the RD/DS and WR
signals are ignored.
CST
W6
I
Chip Select for the T1/E1/J1 Transceivers.
Must be low to read or write
the T1/E1/J1 Transceivers
INT
E15
OZ
Interrupt Output.
Outputs a logic zero when an unmasked interrupt
event is detected.
INT is deasserted when all interrupts have been
acknowledged and serviced. Active low. Inactive state is programmable in
register GL.CR1. This pin is deasserted when all interrupts have been
acknowledged and serviced. Active low. Inactive state is programmable in
register GL.CR1.
MII/RMII PHY PORT
COL_DET
N20
I
Collision Detect (MII).
Asserted by the MAC PHY to indicate that a
collision is occurring. In DCE Mode this signal should be connected to
ground. This signal is only valid in half duplex mode, and is ignored in full
duplex mode
RX_CRS/
CRS_DV
N19
I
Receive Carrier Sense (MII).
Should be asserted (high) when data from
the PHY (RXD[3:0) is valid. For each clock pulse 4 bits arrive from the
PHY. Bit 0 is the least significant bit. In DCE mode, connect to VDD.
Carrier Sense/Receive Data Valid (RMII).
This signal is asserted (high)
when data is valid from the PHY. For each clock pulse 2 bits arrive from
the PHY. In DCE mode, this signal must be grounded.
RX_CLK
K19
IO
Receive Clock (MII).
Timing reference for RX_DV, RX_ERR and
RXD[3:0], which are clocked on the rising edge. RX_CLK frequency is
25MHz for 100Mbps operation and 2.5MHz for 10Mbps operation. In DTE
mode, this is a clock input provided by the PHY. In DCE mode, this is an
output derived from REF_CLK providing 2.5MHz (10Mbps operation) or
25MHz (100Mbps operation).
RXD[0]
RXD[1]
RXD[2]
RXD[3]
J19
H18
J18
H19
O
Receive Data 0 through 3 (MII).
Four bits of received data, sampled
synchronously with the rising edge of RX_CLK. For every clock cycle, the
PHY transfers 4 bits to the DS33R41. RXD[0] is the least significant bit of
the data. Data is not considered valid when RX_DV is low.
Receive Data 0 through 1 (RMII).
Two bits of received data, sampled
synchronously with REF_CLK with 100Mbps Mode. Accepted when
CRS_DV is asserted. When configured for 10Mbps Mode, the data is
sampled once every 10 clock periods.
RX_DV
K18
I
Receive Data Valid (MII).
This active high signal indicates valid data from
the PHY. The data RXD is ignored if RX_DV is not asserted high.
RX_ERR
K20
I
Receive Error (MII).
Asserted by the MAC PHY for one or more RX_CLK
periods indicating that an error has occurred. Active High indicates
Receive code group is invalid. If CRS_DV is low, RX_ERR has no effect.
This is synchronous with RX_CLK. In DCE mode, this signal must be
grounded.
Receive Error (RMII).
Signal is synchronous to REF_CLK;
TX_CLK
L18
IO
Transmit Clock (MII).
Timing reference for TX_EN and TXD[3:0]. The
TX_CLK frequency is 25MHz for 100Mbps operation and 2.5MHz for
10Mbps operation.
In DTE mode, this is a clock input provided by the PHY. In DCE mode,
this is an output derived from REF_CLK providing 2.5MHz (10Mbps
operation) or 25MHz (100Mbps operation).
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PDF描述 |
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参数描述 |
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| DS33X11+ | 功能描述:网络控制器与处理器 IC Ethernet Over PDH Mapping Devices RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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