参数资料
| 型号： | DS33R41+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 190/335页 |
| 文件大小： | 0K |
| 描述： | IC TXRX ETHERNET MAP 400-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 4/4 |
| 规程： | T1/E1/J1 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS33R41 Inverse-Multiplexing Ethernet Mapper with Quad Integrated T1/E1/J1 Transceivers
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NAME
PIN
TYPE
FUNCTION
ETHERNET MAPPER TRANSMIT SERIAL INTERFACE
TSERO
K15
O
Transmit Serial Data Output.
Output on the rising edge of TCLKE.
Formatted to be IBO compatible.
TCLKE
K14
I
Serial Interface Transmit Clock Input.
The 8.192MHz clock reference
for TSERO, which is output on the rising edge of the clock.
TBSYNC
K16
IO
Transmit Data Enable Port n (Input).
An 8kHz synchronization pulse,
used to denote the first Channel 1 of the 8.192Mbps byte-interleaved IBO
data stream. Note
that this input is also used to generate the transmit
byte synchronization if X.86 mode is enabled.
T1/E1/J1 RECEIVE FRAMER INTERFACE
RSERO1
RSERO2
RSERO3
RSERO4
K4
K9
B5
T7
O
Receive Serial Data Output for T1/E1/J1 Transceivers 1–4.
Received
NRZ serial data. Updated on the rising edges of RSYSCLK when the
receive-side elastic store is enabled. In most DS33R41 applications, all 4
RSERO outputs should be tied together and connected to RSERI.
RSYSCLK1
RSYSCLK2
RSYSCLK3
RSYSCLK4
K1
K10
C6
Y6
I
Receive System Clock for T1/E1/J1 Transceivers 1–4.
8.192MHz
system clock. Used when the receive-side elastic-store function is
enabled. In most DS33R41 applications, all 4 RSYSCLK inputs should be
tied together and connected to RCLKI. See the Interleaved PCM Bus
Operation
section for details on 8.192MHz operation using the IBO.
RCLK1
RCLK2
RCLK3
RCLK4
W5
C8
H1
N7
O
Receive Clock Output from the Framer on Transceiver 1.
Buffered
recovered clock from Transceiver 1. Previously named RCLKO1-4. Not
used for most DS33R41 applications.
RCHBLK1
RCHBLK2
RCHBLK3
RCHBLK4
P3
B14
A4
M8
O
Receive Channel Block for Transceivers 1–4.
A user-programmable
output that can be forced high or low during any of the 24 T1 or 32 E1
channels. Synchronous with RSYSCLK when the receive-side elastic
store is enabled. Also useful for locating individual channels in drop-and-
insert applications, for external per-channel loopback, and for per-channel
conditioning. See the Channel Blocking Registers section.
RCHCLK1
RCHCLK2
RCHCLK3
RCHCLK4
P2
D14
B4
V7
O
Receive Channel Clock for Transceivers 1–4.
A 192kHz (T1) or
256kHz (E1) clock that pulses high during the LSB of each channel can
also be programmed to output a gated receive-bit clock for fractional
T1/E1 applications. Synchronous with RSYSCLK when the receive-side
elastic store is enabled. Useful for parallel-to-serial conversion of channel
data.
RSYNC1
RSYNC2
RSYNC3
RSYNC4
Y2
A15
B3
M9
I/O
Receive Sync for Transceivers 1–4.
An extracted pulse, one RSYSCLK
wide, is output at this pin, which identifies either frame (TR.IOCR1.5 = 0)
or multiframe (TR.IOCR1.5 = 1) boundaries. If set to output-frame
boundaries then via TR.IOCR1.6, RSYNC can also be set to output
double-wide pulses on signaling frames in T1 mode. If the receive-side
elastic store is enabled, then this pin can be enabled to be an input via
TR.IOCR1.4 at which a frame or multiframe boundary pulse is applied.
RFSYNC1
RFSYNC2
RFSYNC3
RFSYNC4
R1
E14
C4
M10
O
Receive Frame Sync (Pre Receive Elastic Store) for Transceivers
1–4.
An extracted 8kHz pulse, one RSYSCLK wide, is output at this pin,
which identifies frame boundaries.
RMSYNC1
RMSYNC2
RMSYNC3
RMSYNC4
Y1
F13
A3
V9
O
Receive Multiframe Sync for Transceivers 1–4.
An extracted pulse,
one RSYSCLK wide, is output at this pin, which identifies multiframe
boundaries.
RSIG1
RSIG2
RSIG3
RSIG4
M3
H11
D5
U8
O
Receive Signaling Output for Transceivers 1–4.
Outputs signaling bits
in a PCM format. Updated on the rising edges of RSYSCLK when the
receive-side elastic store is enabled.
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