参数资料
| 型号： | EFM32G222F128 |
| 厂商： | Energy Micro |
| 文件页数： | 127/136页 |
| 文件大小： | 0K |
| 描述： | IC MCU 32BIT 128KB FLASH 48LQFP |
| 特色产品： | EFM32 Gecko |
| 标准包装： | 1 |
| 系列： | Gecko |
| 核心处理器： | ARM? Cortex?-M3 |
| 芯体尺寸： | 32-位 |
| 速度： | 32MHz |
| 连通性： | I²C，IrDA，智能卡，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，DMA，POR，PWM，WDT |
| 输入/输出数： | 37 |
| 程序存储器容量： | 128KB（128K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 16K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.8 V |
| 数据转换器： | A/D 4x12b，D/A 1x12b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 48-TQFP |
| 包装： | 标准包装 |
| 其它名称： | 914-1027-6 |
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...the world's most energy friendly microcontrollers
2011-02-04 - d0002_Rev1.00
90
www.energymicro.com
Table 4.4. ISER bit assignments
Bits
Name
Function
[31:0]
SETENA
Interrupt set-enable bits.
Write:
0 = no effect1 = enable
interrupt.Read:
0 = interrupt disabled
1 = interrupt enabled.
If a pending interrupt is enabled, the NVIC activates the interrupt based on its priority. If an interrupt is
not enabled, asserting its interrupt signal changes the interrupt state to pending, but the NVIC never
activates the interrupt, regardless of its priority.
4.2.3 Interrupt Clear-enable Registers
The ICER0 and ICER1 registers disable interrupts, and show which interrupts are enabled. See:
the register summary in Table 4.2 (p. 88) for the register attributes
Table 4.3 (p. 89) for which interrupts are controlled by each register.
The bit assignments are:
CLRENA bit s
31
0
Table 4.5. ICER bit assignments
Bits
Name
Function
[31:0]
CLRENA
Interrupt clear-enable bits.
Write:
0 = no effect
1 = disable interrupt.
Read:
0 = interrupt disabled
1 = interrupt enabled.
4.2.4 Interrupt Set-pending Registers
The ISPR0 and ISPR1 registers force interrupts into the pending state, and show which interrupts are
pending. See:
the register summary in Table 4.2 (p. 88) for the register attributes
Table 4.3 (p. 89) for which interrupts are controlled by each register.
The bit assignments are:
SETPEND bit s
31
0
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参数描述 |
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