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参数资料
| 型号： | EP1C6T240I6ES |
| 厂商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 气旋的FPGA系列数据手册 |
| 文件页数： | 31/104页 |
| 文件大小： | 763K |
| 代理商： | EP1C6T240I6ES |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
Altera Corporation
January 2007
2–25
Preliminary
Embedded Memory
Independent Clock Mode
The M4K memory blocks implement independent clock mode for true
dual-port memory. In this mode, a separate clock is available for each port
(ports A and B). Clock A controls all registers on the port A side, while
clock B controls all registers on the port B side. Each port, A and B, also
supports independent clock enables and asynchronous clear signals for
port A and B registers.
Figure 2–17
shows an M4K memory block in
independent clock mode.
Figure 2–17. Independent Clock Mode
Notes (1)
,
(2)
Notes to
Figure 2–17
:
(1)
All registers shown have asynchronous clear ports.
(2)
Violating the setup or hold time on the address registers could corrupt the memory contents. This applies to both
read and write operations.
Input/Output Clock Mode
Input/output clock mode can be implemented for both the true and
simple dual-port memory modes. On each of the two ports, A or B, one
clock controls all registers for inputs into the memory block: data input,
wren
, and address. The other clock controls the block's data output
registers. Each memory block port, A or B, also supports independent
clock enables and asynchronous clear signals for input and output
registers.
Figures 2–18
and
2–19
show the memory block in input/output
clock mode.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
data
A
[ ]
address
A
[ ]
Memory Block
256 ′ 16 (2)
512 ′
8
1,024 ′ 4
2,04
8
′ 2
4,096 ′ 1
Data In
Address A
Write/Read
Ena
b
le
Data O
u
t
Data In
Address B
Write/Read
Ena
b
le
Data O
u
t
clken
A
clock
A
D
ENA
Q
w
ren
A
6 LAB Ro
w
Clocks
q
A
[ ]
6
data
B
[ ]
address
B
[ ]
clken
B
clock
B
w
ren
B
q
B
[ ]
ENA
A
B
ENA
D
Q
D
ENA
Q
b
yteena
A
[ ]
Byte Ena
b
le A
Byte Ena
b
le B
b
yteena
B
[ ]
ENA
D
Q
ENA
D
Q
ENA
D
Q
D
Q
Write
P
u
lse
Generator
Write
P
u
lse
Generator
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PDF描述 |
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