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参数资料
| 型号： | EP1C6T240I6ES |
| 厂商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 气旋的FPGA系列数据手册 |
| 文件页数： | 34/104页 |
| 文件大小： | 763K |
| 代理商： | EP1C6T240I6ES |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页当前第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
2–28
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Read/Write Clock Mode
The M4K memory blocks implement read/write clock mode for simple
dual-port memory. You can use up to two clocks in this mode. The write
clock controls the block's data inputs,
wraddress
, and
wren
. The read
clock controls the data output,
rdaddress
, and
rden
. The memory
blocks support independent clock enables for each clock and
asynchronous clear signals for the read- and write-side registers.
Figure 2–20
shows a memory block in read/write clock mode.
Figure 2–20. Read/Write Clock Mode in Simple Dual-Port Mode
Notes (1)
,
(2)
Notes to
Figure 2–20
:
(1)
All registers shown except the rden register have asynchronous clear ports.
(2)
Violating the setup or hold time on the address registers could corrupt the memory contents. This applies to both
read and write operations.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
D
ENA
Q
w
raddress[ ]
address[ ]
Memory Block
256
×
16
512
×
8
1,024
×
4
2,04
8
×
2
4,096
×
1
Data In
Read Address
Write Address
Write Ena
b
le
Read Ena
b
le
Data O
u
t
rdclken
w
rclken
w
rclock
rdclock
w
ren
rden
6 LAB Ro
w
Clocks
To M
u
ltiTrack
Interconnect
D
ENA
Q
b
yteena[ ]
Byte Ena
b
le
Write
P
u
lse
Generator
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