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参数资料
| 型号： | EP20K1000EFC1020-3 |
| 元件分类： | 数字电位计 |
| 英文描述： | Quad Digital Controlled Potentiometers (XDCP™); Low Noise, Low Power, I2C® Bus, 256 Taps; Temperature Range: -40°C to 85°C; Package: 10-MSOP |
| 中文描述： | FPGA的 |
| 文件页数： | 55/114页 |
| 文件大小： | 1623K |
| 代理商： | EP20K1000EFC1020-3 |
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Altera Corporation
45
APEX 20K Programmable Logic Device Family Data Sheet
Figure 29. APEX 20KE I/O Banks
Notes:
(1)
The first two I/O pins that border the LVDS blocks can only be used for input to
maintain an acceptable noise level on the VCCIO plane.
(2)
If the LVDS input and output blocks are not used for LVDS, they can support all of
the I/O standards and can be used as input, output, or bidirectional pins with
VCCIO set to 3.3 V, 2.5 V, or 1.8 V.
Power Sequencing & Hot Socketing
Because APEX 20K and APEX 20KE devices can be used in a mixed-
voltage environment, they have been designed specifically to tolerate any
possible power-up sequence. Therefore, the VCCIO and VCCINT power
supplies may be powered in any order.
Signals can be driven into APEX 20K devices before and during power-up
without damaging the device. In addition, APEX 20K devices do not drive
out during power-up. Once operating conditions are reached and the
device is configured, APEX 20K and APEX 20KE devices operate as
specified by the user.
Under hot socketing conditions, APEX 20KE devices will not sustain any
damage, but the I/O pins will drive out.
LVDS/LVPECL
Input
Block (2)
(1)
LVDS/LVPECL
Output
Block (2)
(1)
Regular I/O Blocks Support
s LVTTL
s LVCMOS
s 2.5 V
s 1.8 V
s 3.3 V PCI
s LVPECL
s HSTL Class I
s GTL+
s SSTL-2 Class I and II
s SSTL-3 Class I and II
s CTT
s AGP
Individual
Power Bus
I/O Bank 8
I/O Bank 1
I/O Bank 2
I/O Bank 3
I/O Bank 4
I/O Bank 5
I/O Bank 6
I/O Bank 7
相关PDF资料 |
PDF描述 |
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参数描述 |
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