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参数资料
| 型号： | EP20K1000EFC1020-3 |
| 元件分类： | 数字电位计 |
| 英文描述： | Quad Digital Controlled Potentiometers (XDCP™); Low Noise, Low Power, I2C® Bus, 256 Taps; Temperature Range: -40°C to 85°C; Package: 10-MSOP |
| 中文描述： | FPGA的 |
| 文件页数： | 62/114页 |
| 文件大小： | 1623K |
| 代理商： | EP20K1000EFC1020-3 |
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Altera Corporation
51
APEX 20K Programmable Logic Device Family Data Sheet
Notes:
(1)
The PLL input frequency range for the EP20K100-1X device for 1x multiplication is
25 MHz to 175 MHz.
(2)
All input clock specifications must be met. The PLL may not lock onto an incoming
clock if the clock specifications are not met, creating an erroneous clock within the
device.
(3)
During device configuration, the ClockLock and ClockBoost circuitry is configured
first. If the incoming clock is supplied during configuration, the ClockLock and
ClockBoost circuitry locks during configuration, because the lock time is less than
the configuration time.
(4)
The jitter specification is measured under long-term observation.
(5)
If the input clock stability is 100 ps, tJITTER is 250 ps.
tLOCK
Time required for
ClockLock/ClockBoost to acquire
lock(4)
10
s
tSKEW
Skew delay between related
ClockLock/ClockBoost-generated
clocks
500
ps
tJITTER
Jitter on ClockLock/ClockBoost-
generated clock (5)
200
ps
tINCLKSTB
Input clock stability (measured
between adjacent clocks)
50
ps
Table 15. APEX 20K ClockLock & ClockBoost Parameters for -1 Speed-Grade
Devices (Part 2 of 2)
Symbol
Parameter
Min
Max
Unit
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K1000EFC1020-3ES | FPGA |
| EP20K1000EFC672-1ES | FPGA |
| EP20K1000EFC672-2ES | FPGA |
| EP20K1000EFC672-3ES | FPGA |
| EP20K1000EFI1020-1 | 600mA Low Quiescent Current 1.6MHz High Efficiency Synchronous Buck Regulator; Temperature Range: -40°C to 85°C; Package: 8-DFN T&R |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP20K1000EFC1020-3ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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