参数资料
| 型号： | EP20K200EFI484-2X |
| 厂商： | Altera |
| 文件页数： | 69/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 200K 484-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 60 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 832 |
| 逻辑元件/单元数： | 8320 |
| RAM 位总计： | 106496 |
| 输入/输出数： | 376 |
| 门数： | 404000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FBGA（23x23） |
| 其它名称： | 544-2093 |
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Altera Corporation
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APEX 20K Programmable Logic Device Family Data Sheet
IEEE Std.
1149.1 (JTAG)
Boundary-Scan
Support
All APEX 20K devices provide JTAG BST circuitry that complies with the
IEEE Std. 1149.1-1990 specification. JTAG boundary-scan testing can be
performed before or after configuration, but not during configuration.
APEX 20K devices can also use the JTAG port for configuration with the
Quartus II software or with hardware using either Jam Files (.jam) or Jam
Byte-Code Files (.jbc). Finally, APEX 20K devices use the JTAG port to
monitor the logic operation of the device with the SignalTap embedded
logic analyzer. APEX 20K devices support the JTAG instructions shown in
Table 19. Although EP20K1500E devices support the JTAG BYPASS and
SignalTap instructions, they do not support boundary-scan testing or the
use of the JTAG port for configuration.
Note to Table 19:
(1)
The EP20K1500E device supports the JTAG BYPASS instruction and the SignalTap instructions.
Table 19. APEX 20K JTAG Instructions
JTAG Instruction
Description
SAMPLE/PRELOAD
Allows a snapshot of signals at the device pins to be captured and examined during
normal device operation, and permits an initial data pattern to be output at the device
pins. Also used by the SignalTap embedded logic analyzer.
EXTEST
Allows the external circuitry and board-level interconnections to be tested by forcing a
test pattern at the output pins and capturing test results at the input pins.
BYPASS (1)
Places the 1-bit bypass register between the TDI and TDO pins, which allows the BST
data to pass synchronously through selected devices to adjacent devices during
normal device operation.
USERCODE
Selects the 32-bit USERCODE register and places it between the TDI and TDO pins,
allowing the USERCODE to be serially shifted out of TDO.
IDCODE
Selects the IDCODE register and places it between TDI and TDO, allowing the
IDCODE to be serially shifted out of TDO.
ICR Instructions
Used when configuring an APEX 20K device via the JTAG port with a MasterBlasterTM
or ByteBlasterMVTM download cable, or when using a Jam File or Jam Byte-Code File
via an embedded processor.
SignalTap Instructions
Monitors internal device operation with the SignalTap embedded logic analyzer.
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K200EFC484-1X | IC APEX 20KE FPGA 200K 484-FBGA |
| EMC60DRYN-S13 | CONN EDGECARD 120POS .100 EXTEND |
| EMC60DRYH-S13 | CONN EDGECARD 120POS .100 EXTEND |
| RSC30DTEN | CONN EDGECARD 60POS .100 EYELET |
| 865625SLTLF | CONN DSUB FEMAL 25POS CRIMP GOLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP20K200EFI484-3ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K200EFI672-1ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K200EFI672-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K200EFI672-2X | 功能描述:IC APEX 20KE FPGA 200K 672-FBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:APEX-20K® 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55） |
| EP20K200EFI672-3ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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