参数资料
| 型号： | EPF10K130EQI240-2 |
| 厂商： | Altera |
| 文件页数： | 29/100页 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10KE FPGA 130K 240-PQFP |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 24 |
| 系列： | FLEX-10KE® |
| LAB/CLB数： | 832 |
| 逻辑元件/单元数： | 6656 |
| RAM 位总计： | 65536 |
| 输入/输出数： | 186 |
| 门数： | 342000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 240-BFQFP |
| 供应商设备封装： | 240-PQFP（32x32） |
| 其它名称： | 544-2206 |
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Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Signals on the peripheral control bus can also drive the four global signals,
generated signal can drive a global signal, providing the same low-skew,
low-delay characteristics as a signal driven by an input pin. An LE drives
the global signal by driving a row line that drives the peripheral bus,
which then drives the global signal. This feature is ideal for internally
generated clear or clock signals with high fan-out. However, internally
driven global signals offer no advantage over the general-purpose
interconnect for routing data signals. The dedicated input pin should be
driven to a known logic state (such as ground) and not be allowed to float.
The chip-wide output enable pin is an active-high pin (DEV_OE) that can
be used to tri-state all pins on the device. This option can be set in the
Altera software. On EPF10K50E and EPF10K200E devices, the built-in I/O
pin pull-up resistors (which are active during configuration) are active
when the chip-wide output enable pin is asserted. The registers in the IOE
can also be reset by the chip-wide reset pin.
Table 9. Peripheral Bus Sources for EPF10K100E, EPF10K130E, EPF10K200E & EPF10K200S Devices
Peripheral
Control Signal
EPF10K100E
EPF10K130E
EPF10K200E
EPF10K200S
OE0
Row A
Row C
Row G
OE1
Row C
Row E
Row I
OE2
Row E
Row G
Row K
OE3
Row L
Row N
Row R
OE4
Row I
Row K
Row O
OE5
Row K
Row M
Row Q
CLKENA0/CLK0/GLOBAL0
Row F
Row H
Row L
CLKENA1/OE6/GLOBAL1
Row D
Row F
Row J
CLKENA2/CLR0
Row B
Row D
Row H
CLKENA3/OE7/GLOBAL2
Row H
Row J
Row N
CLKENA4/CLR1
Row J
Row L
Row P
CLKENA5/CLK1/GLOBAL3
Row G
Row I
Row M
相关PDF资料 |
PDF描述 |
|---|---|
| AMC50DREF | CONN EDGECARD 100PS .100 EYELET |
| 170-050-272-000 | CONN DB50 CRIMP FEMALE TIN |
| 170-037-271L010 | CONN DB37 CRIMP FEM YLW CHROME |
| AMC25DRAI | CONN EDGECARD 50POS .100 R/A DIP |
| A14V60A-PQ160C | IC FPGA 6K GATES 3.3V 160-PQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EPF10K130EQI240-2N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Flex 10K 832 LABs 186 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EPF10K130V | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Embedded Programmable Logic Device Family |
| EPF10K130VBC600-2 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| EPF10K130VBC600-3 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| EPF10K130VBC600-4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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