参数资料
| 型号： | EPF10K200SFC484-1X |
| 厂商： | Altera |
| 文件页数： | 10/100页 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10KS FPGA 200K 484-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 60 |
| 系列： | FLEX-10KE® |
| LAB/CLB数： | 1248 |
| 逻辑元件/单元数： | 9984 |
| RAM 位总计： | 98304 |
| 输入/输出数： | 369 |
| 门数： | 513000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FBGA（23x23） |
| 其它名称： | EPF10K200SFC4841X |
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Altera Corporation
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Each LAB provides four control signals with programmable inversion
that can be used in all eight LEs. Two of these signals can be used as clocks,
the other two can be used for clear/preset control. The LAB clocks can be
driven by the dedicated clock input pins, global signals, I/O signals, or
internal signals via the LAB local interconnect. The LAB preset and clear
control signals can be driven by the global signals, I/O signals, or internal
signals via the LAB local interconnect. The global control signals are
typically used for global clock, clear, or preset signals because they
provide asynchronous control with very low skew across the device. If
logic is required on a control signal, it can be generated in one or more LE
in any LAB and driven into the local interconnect of the target LAB. In
addition, the global control signals can be generated from LE outputs.
Logic Element
The LE, the smallest unit of logic in the FLEX 10KE architecture, has a
compact size that provides efficient logic utilization. Each LE contains a
four-input LUT, which is a function generator that can quickly compute
any function of four variables. In addition, each LE contains a
programmable flipflop with a synchronous clock enable, a carry chain,
and a cascade chain. Each LE drives both the local and the FastTrack
Interconnect routing structure (see Figure 8).
Figure 8. FLEX 10KE Logic Element
LAB Local
Interconnect
Carry-In
Clock
Select
Carry-Out
Look-Up
Table
(LUT)
Clear/
Preset
Logic
Carry
Chain
Cascade
Chain
Cascade-In
Cascade-Out
FastTrack
Interconnect
Programmable
Register
PRN
CLRN
DQ
ENA
Register Bypass
data1
data2
data3
data4
labctrl1
labctrl2
labctrl4
labctrl3
Chip-Wide
Reset
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