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参数资料
| 型号： | EPM7064BFC100-5 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | EE PLD, 3.5 ns, PBGA100 |
| 封装： | FBGA-100 |
| 文件页数： | 42/66页 |
| 文件大小： | 962K |
| 代理商： | EPM7064BFC100-5 |
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Altera Corporation
47
MAX 7000B Programmable Logic Device Data Sheet
Table 27. EPM7256B External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-7
-10
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered
output
C1 = 35 pF (2)
5.0
7.5
10.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF (2)
5.0
7.5
10.0
ns
tSU
Global clock setup time
3.3
4.8
6.6
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of
fast input
1.0
1.5
ns
tFH
Global clock hold time for
fast input
1.0
ns
tFZHSU
Global clock setup time of
fast input with zero hold
time
2.5
3.0
ns
tFZHH
Global clock hold time of
fast input with zero hold
time
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.3
1.0
5.1
1.0
6.7
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time
1.4
2.0
2.8
ns
tAH
Array clock hold time
0.4
0.8
1.0
ns
tACO1
Array clock to output delay
C1 = 35 pF (2)
1.0
5.2
1.0
7.9
1.0
10.5
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width for
clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
5.3
7.9
10.6
ns
fCNT
Maximum internal global
clock frequency
188.7
126.6
94.3
MHz
tACNT
Minimum array clock
period
5.3
7.9
10.6
ns
fACNT
Maximum internal array
clock frequency
188.7
126.6
94.3
MHz
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PDF描述 |
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参数描述 |
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